altera Nios V Embedded Processor User Guide

Altera Nios V -sulautettu prosessori

Tekniset tiedot

Tuotteen nimi: Nios V -prosessori
Ohjelmistoyhteensopivuus: Quartus Prime -ohjelmisto ja alustasuunnittelija
Suorittimen tyyppi: Altera FPGA
Muistijärjestelmä: Haihtuva ja pysyvä muisti
Viestintäliitäntä: UART-agentti

Nios V -prosessorin laitteistojärjestelmän suunnittelu

Suunnittele Nios V -prosessorilaitteisto seuraavasti:

Luo Nios V -prosessorijärjestelmän suunnittelu Platform Designeria käyttäen.
Integroi järjestelmä Quartus Prime -projektiin.
Suunnittele muistijärjestelmä, joka sisältää haihtuvan ja pysyvän muistin.
Ota käyttöön kellojen ja nollausten parhaat käytännöt.
Määritä oletus- ja UART-agentit tehokkaan toiminnan varmistamiseksi.

Nios V -prosessorin ohjelmistojärjestelmän suunnittelu

Nios V -prosessorin ohjelmistojärjestelmän suunnittelu:

Noudata Nios V -prosessorin ohjelmistokehitysprosessia.
Luo hallituksen tukipakettiprojekti ja sovellusprojekti.

Nios V -prosessorin konfigurointi- ja käynnistysratkaisut

Nios V -prosessorin konfigurointi ja käynnistys:

Ymmärrä kokoonpanon ja käynnistysratkaisujen johdanto.
Linkitä sovellukset saumattoman toiminnan takaamiseksi.

Tietoja Nios® V -sulautetusta prosessorista
1.1. Altera® FPGA ja sulautetut prosessoritview
Altera FPGA -laitteet voivat toteuttaa logiikkaa, joka toimii täydellisenä mikroprosessorina ja tarjoaa samalla monia vaihtoehtoja.
Tärkeä ero erillisten mikroprosessorien ja Altera FPGA:n välillä on se, että Altera FPGA -rakenteessa ei ole logiikkaa käynnistyksen yhteydessä. Nios® V -suoritin on RISC-V-spesifikaatioon perustuva pehmeän immateriaalioikeuden (IP) suoritin. Ennen kuin suoritat ohjelmistoa Nios V -suorittimeen perustuvassa järjestelmässä, sinun on konfiguroitava Altera FPGA -laite laitteistorakenteella, joka sisältää Nios V -suorittimen. Voit sijoittaa Nios V -suorittimen mihin tahansa paikkaan Altera FPGA:lla suunnittelun vaatimusten mukaan.

Jotta Altera® FPGA IP-pohjainen sulautettu järjestelmäsi toimisi erillisenä mikroprosessoripohjaisena järjestelmänä, järjestelmässäsi tulisi olla seuraavat: · AJTAG liitäntä Altera FPGA -konfiguraation, laitteiston ja ohjelmiston tukemiseksi
virheenkorjaus · Käynnistyksen yhteydessä käytettävä Altera FPGA -konfigurointimekanismi
Jos järjestelmässäsi on nämä ominaisuudet, voit aloittaa suunnittelusi jalostamisen Altera FPGA:han ladatusta esitestatusta laitteistosuunnitelmasta. Altera FPGA:n käyttö mahdollistaa myös suunnittelusi nopean muokkaamisen ongelmien ratkaisemiseksi tai uusien toimintojen lisäämiseksi. Voit testata näitä uusia laitteistosuunnitelmia helposti konfiguroimalla Altera FPGA:n uudelleen järjestelmäsi J-ohjaimella.TAG käyttöliittymä.
JTAG käyttöliittymä tukee laitteisto- ja ohjelmistokehitystä. Voit suorittaa seuraavat tehtävät J:n avullaTAG käyttöliittymä: · Konfiguroi Altera FPGA · Lataa ja debugaa ohjelmisto · Kommunikoi Altera FPGA:n kanssa UART-tyyppisen käyttöliittymän kautta (JTAG UART
terminaali) · Laitteiston debuggaus (Signal Tapin upotetulla logiikka-analysaattorilla) · Flash-muistin ohjelmointi
Kun olet konfiguroinut Altera FPGA:n Nios V -prosessoripohjaisella suunnittelulla, ohjelmistokehityksen työnkulku on samanlainen kuin erillisten mikrokontrollerisuunnittelujen.

Aiheeseen liittyvää tietoa · AN 985: Nios V -prosessorin opastusohjelma
Pikaopas yksinkertaisen Nios V -prosessorijärjestelmän luomiseen ja Hello World -sovelluksen suorittamiseen.
© Altera Corporation. Altera, Altera-logo, `a`-logo ja muut Altera-merkit ovat Altera Corporationin tavaramerkkejä. Altera pidättää oikeuden tehdä muutoksia mihin tahansa tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Altera ei ota vastuuta tai korvausvelvollisuutta, joka aiheutuu tässä kuvattujen tietojen, tuotteiden tai palvelujen soveltamisesta tai käytöstä, ellei Altera ole nimenomaisesti kirjallisesti suostunut siihen. Alteran asiakkaita kehotetaan hankkimaan laitteen teknisten tietojen uusin versio ennen julkaistuihin tietoihin luottamista ja ennen tuotteiden tai palveluiden tilaamista. *Muita nimiä ja tuotemerkkejä voidaan väittää muiden omaisuudeksi.

1. Tietoja Nios® V -sulautetusta prosessorista 726952 | 2025.07.16
· Nios V -prosessorin viitekäsikirja Tarjoaa tietoa Nios V -prosessorin suorituskyvyn vertailuarvoista, prosessoriarkkitehtuurista, ohjelmointimallista ja ytimen toteutuksesta.
· Sulautettujen oheislaitteiden IP-käyttöopas · Nios V -prosessorin ohjelmistokehittäjän käsikirja

Kuvaa Nios V -prosessorin ohjelmistokehitysympäristön, käytettävissä olevat työkalut ja prosessin Nios V -prosessorilla toimivan ohjelmiston kehittämiseksi. · Ashling* RiscFree* Integrated Development Environment (IDE) for Altera FPGAs User Guide Kuvaa RiscFree* integroidun kehitysympäristön (IDE) Altera FPGAs Arm* -pohjaisille HPS- ja Nios V -ydinprosessoreille. · Nios V -prosessori Altera FPGA IP Release Notes
1.2. Quartus® Prime -ohjelmistotuki
Nios V -prosessorin koontivirtaus on erilainen Quartus® Prime Pro Edition -ohjelmistojen ja Quartus Prime Standard Edition -ohjelmistojen välillä. Lisätietoja eroista on artikkelissa AN 980: Nios V -prosessorin Quartus Prime -ohjelmistotuki.
Aiheeseen liittyvää tietoa AN 980: Nios V -prosessori Quartus Prime -ohjelmistotuki
1.3. Nios V -prosessorin lisensointi
Jokaisella Nios V -prosessoriversiolla on oma lisenssiavain. Kun olet hankkinut lisenssiavaimen, voit käyttää samaa lisenssiavainta kaikissa Nios V -prosessoriprojekteissa voimassaoloajan loppuun asti. Voit hankkia Nios V -prosessorin Altera FPGA IP -lisenssit ilmaiseksi.
Nios V -prosessorin lisenssiavainluettelo on saatavilla Altera FPGA Self-Service Licensing Centerissä. Napsauta Rekisteröidy arviointi- tai ilmaiseen lisenssiin -välilehteä ja valitse vastaavat vaihtoehdot pyynnön tekemiseksi.
Kuva 1. Altera FPGA:n itsepalvelulisensointikeskus

Lisenssiavaimilla voit:
Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 7

1. Tietoja Nios® V -sulautetusta prosessorista 726952 | 2025.07.16
· Toteuta Nios V -prosessori järjestelmääsi. · Simuloi Nios V -prosessorijärjestelmän toimintaa. · Varmista suunnittelun toimivuus, kuten koko ja nopeus. · Luo laiteohjelmointia. files. · Ohjelmoi laite ja tarkista suunnittelu laitteistossa.
Et tarvitse lisenssiä ohjelmistojen kehittämiseen Ashling* RiscFree* IDE:ssä Altera FPGA:ille.
Aiheeseen liittyvää tietoa · Altera FPGA:n itsepalvelun lisensointikeskus
Lisätietoja Nios V -prosessorin Altera FPGA IP -lisenssiavaimien hankkimisesta. · Altera FPGA -ohjelmiston asennus ja lisensointi Lisätietoja Altera FPGA -ohjelmiston lisensoinnista sekä kiinteän lisenssin ja verkkolisenssipalvelimen määrittämisestä.
1.4. Sulautettujen järjestelmien suunnittelu
Seuraava kuva havainnollistaa yksinkertaistettua Nios V -prosessoriin perustuvaa järjestelmän suunnitteluprosessia, joka sisältää sekä laitteisto- että ohjelmistokehityksen.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 8

Lähetä palautetta

1. Tietoja Nios® V -sulautetusta prosessorista 726952 | 2025.07.16

Kuva 2.

Nios V -prosessorijärjestelmän suunnitteluprosessi
Järjestelmän käsite

Analysoi järjestelmävaatimuksia

Nios® V
Suorittimen ytimet ja vakiokomponentit

Määrittele ja luo järjestelmä
Alustan suunnittelija

Laitteistotyönkulku: Intel Quartus Prime -projektin integrointi ja kääntäminen

Ohjelmistotyönkulku: Nios V -ehdotusohjelmiston kehittäminen ja rakentaminen

Laitteistovirta: Lataa FPGA-suunnittelu
kohdetaululle

Ohjelmistotyönkulku: Nios V -prosessorin ohjelmiston testaus ja virheenkorjaus

Ohjelmisto ei vastaa vaatimuksia?
Kyllä
Laitteisto Ei Täyttääkö vaatimukset? Kyllä
Järjestelmä valmis

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 9

726952 | 2025.07.16 Lähetä palautetta

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla

Kuva 3.

Seuraava kaavio havainnollistaa tyypillistä Nios V -prosessorin laitteistosuunnittelua. Nios V -prosessorijärjestelmän laitteistosuunnittelun kulku

Aloita

Nios V -ytimet ja vakiokomponentit

Käytä Platform Designeria Nios V -pohjaisen järjestelmän suunnitteluun
Luo alustasuunnittelijan suunnittelu

Integroi Platform Designer System Intel Quartus Prime -projektin kanssa
Määritä nastojen sijainnit, ajoitusvaatimukset ja muut suunnittelurajoitukset
Käännä laitteisto kohdelaitteelle Intel Quartus Primessa

Valmis ladattavaksi
2.1. Nios V -prosessorijärjestelmän suunnittelu Platform Designerilla
Quartus Prime -ohjelmisto sisältää Platform Designer -järjestelmäintegraatiotyökalun, joka yksinkertaistaa Nios V -prosessorin IP-ytimen ja muiden IP-osoitteiden määrittelyä ja integrointia Altera FPGA -järjestelmäsuunnitteluun. Platform Designer luo automaattisesti yhteenliitäntälogiikan määritetyn korkean tason yhteyden perusteella. Yhteenliitäntäautomaatio poistaa aikaa vievän järjestelmätason HDL-yhteyksien määrittämisen.
© Altera Corporation. Altera, Altera-logo, `a`-logo ja muut Altera-merkit ovat Altera Corporationin tavaramerkkejä. Altera pidättää oikeuden tehdä muutoksia mihin tahansa tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Altera ei ota vastuuta tai korvausvelvollisuutta, joka aiheutuu tässä kuvattujen tietojen, tuotteiden tai palvelujen soveltamisesta tai käytöstä, ellei Altera ole nimenomaisesti kirjallisesti suostunut siihen. Alteran asiakkaita kehotetaan hankkimaan laitteen teknisten tietojen uusin versio ennen julkaistuihin tietoihin luottamista ja ennen tuotteiden tai palveluiden tilaamista. *Muita nimiä ja tuotemerkkejä voidaan väittää muiden omaisuudeksi.

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Järjestelmän laitteistovaatimusten analysoinnin jälkeen Quartus Prime -työkalulla määritetään Nios V -suorittimen ydin, muisti ja muut järjestelmäsi tarvitsemat komponentit. Platform Designer luo automaattisesti yhteenliitäntälogiikan komponenttien integroimiseksi laitteistojärjestelmään.

2.1.1. Nios V -prosessorin ja Altera FPGA IP:n instanssien luominen

Voit luoda minkä tahansa suorittimen IP-ytimen instanssin Platform Designerin IP-luettelon suorittimissa ja upotetuissa suorittimissa.

Kunkin prosessorin IP-ydin tukee erilaisia kokoonpanovaihtoehtoja sen ainutlaatuisen arkkitehtuurin perusteella. Voit määrittää nämä kokoonpanot paremmin suunnittelutarpeisiisi sopiviksi.

Taulukko 1.

Ydinversioiden määritysvaihtoehdot

Kokoonpanoasetukset

Nios V/c -prosessori

Nios V/m -prosessori

Virheenkorjaus Käytä nollauspyyntöä

—

Trapit, poikkeukset ja keskeytykset

CPU-arkkitehtuuri

ECC

Välimuistit, perifeeriset alueet ja TCM:t

—

Mukautetut ohjeet

—

Lukkoaskel

—

Nios V/g -prosessori

2.1.1.1. Nios V/c -kompaktin mikrokontrollerin Altera FPGA IP:n instanssin luominen Kuva 4. Nios V/c -kompakti mikrokontrolleri Altera FPGA IP

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 11

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

2.1.1.1.1. CPU-arkkitehtuuri-välilehti

Taulukko 2.

CPU-arkkitehtuurivälilehti

Ominaisuus

Kuvaus

Ota Avalon®-käyttöliittymä käyttöön Ottaa käyttöön Avalon-käyttöliittymän käskyjenhallinnalle ja tiedonhallintajärjestelmälle. Jos tämä ei ole käytössä, järjestelmä käyttää AXI4-Lite-käyttöliittymää.

mhartid CSR-arvo

· Virheellinen IP-osoite. · Älä käytä mhartid CSR -arvoa Nios V/c -prosessorissa.

2.1.1.1.2. Käytä Nollauspyyntö-välilehteä

Taulukko 3.

Käytä nollauspyyntövälilehden parametria

Käytä Nollauspyyntö-välilehteä

Kuvaus

Lisää nollauspyyntöliittymä

· Ota tämä asetus käyttöön, jos haluat näyttää paikalliset nollausportit, joita paikallinen isäntä voi käyttää Nios V -prosessorin nollaamiseen vaikuttamatta muihin Nios V -prosessorijärjestelmän komponentteihin.
· Nollausliitäntä koostuu tulosignaalista resetreq ja lähtösignaalista kuittaus.
· Voit pyytää Nios V -prosessorin ytimen nollausta lähettämällä resetreq-signaalin.
· Reset-signaalin on pysyttävä päällä, kunnes prosessori antaa kuittaussignaalin. Signaalin pysymättä päällä jättäminen voi aiheuttaa prosessorin siirtymisen epädeterministiseen tilaan.
· Nios V -prosessori vastaa onnistuneeseen nollaukseen vahvistamalla kuittaussignaalin.
· Kun prosessori on nollattu onnistuneesti, ack-signaalin vahvistus voi tapahtua useita kertoja ajoittain, kunnes resetreq-signaali poistetaan.

2.1.1.1.3. Keskeytysten, poikkeusten ja keskeytysten välilehti

Taulukko 4.

Traps-, Exceptions- ja Interrupts-välilehden parametrit

Trapit, poikkeukset ja keskeytykset

Kuvaus

Nollaa agentti

Nollaa offset

· Määrittää nollausvektorin siirtymän suhteessa valitun nollausagentin perusosoitteeseen. · Platform Designer antaa automaattisesti oletusarvon nollausoffsetille.

Huomautus:

Platform Designer tarjoaa Absolute-vaihtoehdon, jonka avulla voit määrittää absoluuttisen osoitteen Reset Offset -kohdassa. Käytä tätä vaihtoehtoa, kun nollausvektorin tallentava muisti sijaitsee prosessorijärjestelmän ja alijärjestelmien ulkopuolella.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 12

Lähetä palautetta

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

2.1.1.1.4. ECC-välilehti

Taulukko 5.

ECC-välilehti

ECC

Ota käyttöön virheiden tunnistus ja tilaraportointi

Kuvaus
· Ota tämä asetus käyttöön ottaaksesi ECC-ominaisuuden käyttöön Nios V -prosessorin sisäisissä RAM-lohkoissa. · ECC-ominaisuudet havaitsevat jopa 2 bitin virheet ja reagoivat seuraavan toiminnan perusteella:
— Jos kyseessä on korjattavissa oleva 1-bittinen virhe, suoritin jatkaa toimintaansa korjattuaan virheen suorittimen liukuhihnassa. Korjaus ei kuitenkaan näy lähdemuisteissa.
— Jos virhettä ei voida korjata, suoritin jatkaa toimintaansa korjaamatta sitä suorittimen liukuhihnassa ja lähdemuisteissa, mikä saattaa aiheuttaa suorittimen siirtymisen epädeterministiseen tilaan.

2.1.1.2. Nios V/m -mikrokontrollerin Altera FPGA IP:n instanssin luominen Kuva 5. Nios V/m -mikrokontrolleri Altera FPGA IP

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 13

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

2.1.1.2.1. Virheenkorjaus-välilehti

Taulukko 6.

Virheenkorjausvälilehden parametrit

Virheenkorjausvälilehti

Kuvaus

Ota virheenkorjaus käyttöön
Ota käyttöön nollaus virheenkorjausmoduulista

· Ota tämä asetus käyttöön lisätäksesi J:nTAG kohdeyhteysmoduuli Nios V -prosessoriin. · JTAG kohdeyhteysmoduuli mahdollistaa yhteyden muodostamisen Nios V -prosessoriin
JTAG FPGA:n liitäntänastat. · Yhteys tarjoaa seuraavat perusominaisuudet:
— Käynnistää ja pysäyttää Nios V -prosessorin — Tutkia ja muokata rekistereitä ja muistia. — Lataa Nios V -sovelluksen .elf-tiedosto. file prosessorin muistiin ajonaikana kautta
niosv-lataus. — Vianmääritys Nios V -prosessorilla suoritettavassa sovelluksessa · Yhdistä dm_agent-portti prosessorin käsky- ja dataväylään. Varmista, että molempien väylien perusosoite on sama.
· Ota tämä asetus käyttöön, jos haluat dbg_reset_out- ja ndm_reset_in-porttien olevan käytettävissä. · JTAG debugger- tai niosv-download -r-komennolla laukaistaan dbg_reset_out-komento, joka
sallii Nios V -prosessorin nollata tähän porttiin kytketyt järjestelmän oheislaitteet. · Sinun on liitettävä dbg_reset_out-liitäntä ndm_reset_in-liitäntään reset-liitännän sijaan.
rajapinta suorittimen ytimen ja ajastinmoduulin nollauksen käynnistämiseksi. Et saa kytkeä dbg_reset_out-rajapintaa nollausrajapintaan määrittääksesi sen toiminnan epämääräiseksi.

2.1.1.2.2. Käytä Nollauspyyntö-välilehteä

Taulukko 7.

Käytä nollauspyyntövälilehden parametria

Käytä Nollauspyyntö-välilehteä

Kuvaus

Lisää nollauspyyntöliittymä

· Ota tämä asetus käyttöön, jos haluat näyttää paikalliset nollausportit, joita paikallinen isäntä voi käyttää Nios V -prosessorin nollaamiseen vaikuttamatta muihin Nios V -prosessorijärjestelmän komponentteihin.
· Nollausliitäntä koostuu tulosignaalista resetreq ja lähtösignaalista kuittaus.
· Voit pyytää Nios V -prosessorin ytimen nollausta lähettämällä resetreq-signaalin.
· Reset-signaalin on pysyttävä päällä, kunnes prosessori antaa kuittaussignaalin. Signaalin pysymättä päällä jättäminen voi aiheuttaa prosessorin siirtymisen epädeterministiseen tilaan.
· resetreq-signaalin asettaminen debug-tilassa ei vaikuta prosessorin tilaan.
· Nios V -prosessori vastaa onnistuneeseen nollaukseen vahvistamalla kuittaussignaalin.
· Kun prosessori on nollattu onnistuneesti, ack-signaalin vahvistus voi tapahtua useita kertoja ajoittain, kunnes resetreq-signaali poistetaan.

2.1.1.2.3. Keskeytysten, poikkeusten ja keskeytysten välilehti

Taulukko 8.

Keskeytysten, poikkeukset ja keskeytykset -välilehti

Kuvaus

Nollaa agentti

Nollaa siirtymän keskeytystila

· Määrittää nollausvektorin siirtymän suhteessa valitun nollausagentin perusosoitteeseen. · Platform Designer antaa automaattisesti oletusarvon nollausoffsetille.
Määritä keskeytysohjaimen tyyppi, joko suora tai vektoriohjattu. Huomautus: Nios V/m:n ei-liukuhihnakäyttöinen prosessori ei tue vektoriohjattuja keskeytyksiä.
Vältä siksi vektorikeskeytystilan käyttöä, kun prosessori on liukuohjatussa tilassa.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 14

Lähetä palautetta

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Huomautus:

2.1.1.2.4. CPU-arkkitehtuuri

Taulukko 9.

CPU-arkkitehtuuri-välilehden parametrit

CPU-arkkitehtuuri

Kuvaus

Ota käyttöön putkisto suorittimessa

· Ota tämä asetus käyttöön luodaksesi liukuhihnakäyttöisen Nios V/m -prosessorin instanssin. — IPC on korkeampi suuremman logiikka-alueen ja pienemmän Fmax-taajuuden kustannuksella.
· Poista tämä asetus käytöstä luodaksesi ei-liukuhihnakäyttöisen Nios V/m -prosessorin instanssin. — Ytimen suorituskyky on samanlainen kuin Nios V/c -prosessorilla. — Tukee virheenkorjaus- ja keskeytysominaisuuksia — Pienempi logiikka-alue ja korkeampi Fmax-taajuus pienemmän IPC:n kustannuksella.

Ota Avalon-käyttöliittymä käyttöön

Ottaa käyttöön Avalon-käyttöliittymän käskyjenhallinnalle ja datanhallinnalle. Jos poistettu käytöstä, järjestelmä käyttää AXI4-Lite-käyttöliittymää.

mhartid CSR-arvo

· Hart ID -rekisterin (mhartid) arvo on oletusarvoisesti 0. · Määritä arvo väliltä 0–4094. · Yhteensopiva Altera FPGA Avalon Mutex Core HAL API:n kanssa.

Aiheeseen liittyvää tietoa Sulautetun oheislaitteen IP-käyttöopas – Intel FPGA Avalon® Mutex Core

2.1.1.2.5. ECC-välilehti
Taulukko 10. ECC-välilehti
ECC mahdollistaa virheiden havaitsemisen ja tilaraportoinnin

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 15

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16
2.1.1.3. Nios V/g -yleiskäyttöisen prosessorin (Altera FPGA IP) instanssien luominen
Kuva 6. Nios V/g yleiskäyttöinen prosessori Altera FPGA IP – Osa 1

Kuva 7.

Nios V/g yleiskäyttöinen prosessori Altera FPGA IP – Osa 2 (Ydintason keskeytysohjaimen käyttöönotto pois päältä)

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 16

Lähetä palautetta

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Kuva 8.

Nios V/g yleiskäyttöinen prosessori Altera FPGA IP – Osa 2 (Ota käyttöön ydintason keskeytysohjain)

Kuva 9. Nios V/g yleiskäyttöinen prosessori Altera FPGA IP – Osa 3

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 17

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16
Kuva 10. Nios V/g yleiskäyttöinen prosessori Altera FPGA IP – Osa 4

2.1.1.3.1. CPU-arkkitehtuuri

Taulukko 11. CPU-arkkitehtuurin parametrit

CPU-arkkitehtuurivälilehti Ota käyttöön liukulukuyksikkö

Kuvaus Ota tämä asetus käyttöön lisätäksesi liukulukuyksikön ("F"-laajennus) suorittimen ytimeen.

Ota haaran ennustus käyttöön

Ota käyttöön staattinen haarautumisen ennustus (taaksepäin otettu ja eteenpäin ei otettu) haarautumiskäskyille.

mhartid CSR-arvo

· Hart ID -rekisterin (mhartid) arvo on oletusarvoisesti 0. · Määritä arvo väliltä 0–4094. · Yhteensopiva Altera FPGA Avalon Mutex Core HAL API:n kanssa.

Poista FSQRT- ja FDIV-käskyt käytöstä FPU:ssa

· Poista liukulukujen neliöjuuri- (FSQRT) ja liukulukujen jakolasku (FDIV) laskutoimitukset FPU:sta.
· Käytä ohjelmistoemulointia molempiin käskyihin ajonaikana.

Aiheeseen liittyvää tietoa Sulautetun oheislaitteen IP-käyttöopas – Intel FPGA Avalon® Mutex Core

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 18

Lähetä palautetta

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

2.1.1.3.2. Virheenkorjaus-välilehti

Taulukko 12. Virheenkorjausvälilehden parametrit

Virheenkorjausvälilehti

Kuvaus

Ota virheenkorjaus käyttöön
Ota käyttöön nollaus virheenkorjausmoduulista

2.1.1.3.3. Lukitusaskel-välilehti Taulukko 13. Lukitusaskel-välilehti
Parametrit Ota käyttöön lukitusvaihe Oletusaikakatkaisujakso Ota käyttöön laajennettu nollaus Käyttöliittymä

Kuvaus · Ota käyttöön kaksoisydin Lockstep-järjestelmä. · Ohjelmoitavan aikakatkaisun oletusarvo nollauksen jälkeen (0–255). · Ota käyttöön valinnainen laajennettu nollausliitäntä laajennettua nollauksen hallintaa varten. · Kun tämä on poistettu käytöstä, fRSmartComp toteuttaa perusnollauksen hallinnan.

2.1.1.3.4. Käytä Nollauspyyntö-välilehteä

Taulukko 14. Käytä nollauspyyntövälilehden parametria

Käytä Nollauspyyntö-välilehteä

Kuvaus

Lisää nollauspyyntöliittymä

· Ota tämä asetus käyttöön, jos haluat näyttää paikalliset nollausportit, joita paikallinen isäntä voi käyttää Nios V -prosessorin nollaamiseen vaikuttamatta muihin Nios V -prosessorijärjestelmän komponentteihin.
· Nollausliitäntä koostuu tulosignaalista resetreq ja lähtösignaalista kuittaus.
· Voit pyytää Nios V -prosessorin ytimen nollausta lähettämällä resetreq-signaalin.
· Reset-signaalin on pysyttävä päällä, kunnes prosessori antaa kuittaussignaalin. Signaalin pysymättä päällä jättäminen voi aiheuttaa prosessorin siirtymisen epädeterministiseen tilaan.
· resetreq-signaalin asettaminen debug-tilassa ei vaikuta prosessorin tilaan.
· Nios V -prosessori vastaa onnistuneeseen nollaukseen vahvistamalla kuittaussignaalin.
· Kun prosessori on nollattu onnistuneesti, ack-signaalin vahvistus voi tapahtua useita kertoja ajoittain, kunnes resetreq-signaali poistetaan.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 19

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

2.1.1.3.5. Keskeytysten, poikkeusten ja keskeytysten välilehti

Taulukko 15.

Keskeytysten, poikkeukset ja keskeytykset -välilehti, kun ydintason keskeytysohjaimen käyttöönotto on poistettu käytöstä

Keskeytysten, poikkeukset ja keskeytykset -välilehti
Nollaa agentti

Kuvaus
· Muisti, joka sisältää nollausvektorin (Nios V -prosessorin nollausosoite), jossa nollauskoodi sijaitsee.
· Voit valita nollausagentiksi minkä tahansa Nios V -prosessorin käskyisäntään liitetyn ja Nios V -prosessorin käynnistystyönkulun tukeman muistimoduulin.

Nollaa offset

· Määrittää nollausvektorin siirtymän suhteessa valitun nollausagentin perusosoitteeseen. · Platform Designer antaa automaattisesti oletusarvon nollausoffsetille.

Ota käyttöön ydintason keskeytysohjain (CLIC)

· Ota CLIC käyttöön tukemaan ennakoivia keskeytyksiä ja konfiguroitavaa keskeytysten liipaisuehtoa.
· Kun tämä on käytössä, voit määrittää alustan keskeytysten määrän, asettaa liipaisuehdot ja nimetä osan keskeytyksistä ennakoiviksi.

Keskeytystilan varjorekisteri Files

Määritä keskeytystyypit suoriksi tai vektoroiduiksi. Ota käyttöön varjorekisteri kontekstin vaihtamisen vähentämiseksi keskeytyksen yhteydessä.

Taulukko 16.

Trapsut, poikkeukset ja keskeytykset, kun ydintason keskeytysohjaimen käyttöönotto on käytössä

Trapit, poikkeukset ja keskeytykset

Kuvaukset

Nollaa agentti
Nollaa offset
Ota käyttöön ydintason keskeytysohjain (CLIC)

· Muisti, joka sisältää nollausvektorin (Nios V -prosessorin nollausosoite), jossa nollauskoodi sijaitsee.
· Voit valita nollausagentiksi minkä tahansa Nios V -prosessorin käskyisäntään liitetyn ja Nios V -prosessorin käynnistystyönkulun tukeman muistimoduulin.
· Määrittää nollausvektorin siirtymän suhteessa valitun nollausagentin perusosoitteeseen. · Platform Designer antaa automaattisesti oletusarvon nollausoffsetille.
· Ota CLIC käyttöön tukeaksesi ennakoivia keskeytyksiä ja konfiguroitavaa keskeytysten liipaisuehtoa. · Kun tämä on käytössä, voit määrittää alustan keskeytysten määrän, asettaa liipaisuehdot,
ja nimeä jotkin keskeytykset ennakoiviksi.

Keskeytystila

· Määritä keskeytystyypiksi suora, vektorikeskeinen tai CLIC.

Varjorekisteri Files

· Ota käyttöön varjorekisteri kontekstin vaihtamisen vähentämiseksi keskeytyksen yhteydessä.
· Tarjoaa kaksi lähestymistapaa:
— CLIC-keskeytystasojen lukumäärä
— CLIC-keskeytystasojen määrä – 1: Tämä vaihtoehto on hyödyllinen, kun haluat rekisterien määrän file kopioita, jotka sopivat tarkkaan määrään M20K- tai M9K-lohkoja.
· Ota Nios V -prosessori käyttöön varjorekisterin käytössä file, jotka vähentävät kontekstin vaihtamisen ylimääräistä kuormitusta keskeytyksen yhteydessä.
Lisätietoja varjorekisteristä fileKatso Nios V -prosessorin käyttöohjetta.

Alustan keskeytyslähteiden lukumäärä

· Määrittää alustan keskeytysten määrän väliltä 16 - 2048.
Huomautus: CLIC tukee jopa 2064 keskeytystuloa, ja ensimmäiset 16 keskeytystuloa on myös kytketty peruskeskeytysohjaimeen.

CLIC-vektoritaulukon tasaus

· Määritetään automaattisesti alustan keskeytyslähteiden lukumäärän perusteella. · Jos käytät suositeltua arvoa pienempää kohdistusta, CLIC lisää logiikkaa
monimutkaisuutta lisäämällä ylimääräinen summain vektorilaskennan suorittamiseksi. · Jos käytät suositellun arvon alapuolella olevaa kohdistusta, se lisää
CLIC:n looginen monimutkaisuus.
jatkui…

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 20

Lähetä palautetta

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Trapit, poikkeukset ja keskeytykset
Keskeytystasojen lukumäärä
Keskeytysprioriteettien määrä tasoa kohden
Konfiguroitava keskeytyspolariteetti Tukee reunasta laukaisevia keskeytyksiä

Kuvaukset
· Määrittää keskeytystasojen määrän ja lisää sovelluskoodille tason 0. Korkeamman tason keskeytykset voivat keskeyttää (ennakoida) käynnissä olevan käsittelijän alemman tason keskeytystä varten.
· Kun keskeytysten ainoat vaihtoehdot ovat nollasta poikkeavat keskeytystasot, sovelluskoodi on aina alimmalla tasolla 0. Huomautus: Keskeytyksen taso ja prioriteetti konfiguroidaan ajonaikaisesti yhdessä 8-bittisessä rekisterissä. Jos keskeytystasojen määrä on 256, keskeytysprioriteettia ei voida konfiguroida ajonaikaisesti. Muussa tapauksessa konfiguroitavien prioriteettien enimmäismäärä on 256 / (keskeytystasojen määrä – 1).
· Määrittää keskeytysprioriteettien lukumäärän, jota CLIC käyttää määrittääkseen järjestyksen, jossa ei-ennaltaehkäiseviä keskeytyskäsittelijöitä kutsutaan. Huomautus: Valitun keskeytystason ja valitun keskeytysprioriteetin binääriarvojen ketjutuksen on oltava alle 8 bittiä.
· Voit määrittää keskeytyksen napaisuuden ajon aikana. · Oletusnapaisuus on positiivinen napaisuus.
· Voit määrittää keskeytyksen laukaisuehdon ajon aikana, eli korkean tason laukaisu tai positiivisen reunan laukaisu (kun keskeytyksen napaisuus on positiivinen konfiguroitavassa keskeytyksen napaisuudessa).
· Oletusliipaisuehto on tasonliipaisema keskeytys.

Huomautus:

Aiheeseen liittyvää tietoa Nios® V -prosessorin käyttöohje

2.1.1.3.6. Muistiasetukset-välilehti

Taulukko 17. Muistimääritys-välilehden parametrit

Luokka

Muistimääritysvälilehti

Kuvaus

Välimuistit

Tietovälimuistin koko

· Määrittää datavälimuistin koon. · Kelvolliset koot ovat 0 kilotavua (kt) - 16 kt. · Poista datavälimuisti käytöstä, kun koko on 0 kt.

Ohjevälimuistin koko

· Määrittää käskyvälimuistin koon. · Kelvolliset koot ovat 0 kt - 16 kt. · Poistaa käskyvälimuistin käytöstä, kun koko on 0 kt.

Perifeeriset alueet A ja B

Koko

· Määrittää reuna-alueen koon.
· Kelvolliset koot ovat 64 kt - 2 gigatavua (GB) tai Ei mitään. Ei mitään -vaihtoehdon valitseminen poistaa oheislaitteiden alueen käytöstä.

Perusosoite

· Määrittää oheislaitteen perusosoitteen koon valinnan jälkeen.
· Kaikki perifeerisen alueen osoitteet tuottavat välimuistiin tallentamattomia datayhteyksiä.
· Oheisalueen perusosoitteen on oltava linjassa oheisalueen koon kanssa.

Tiiviisti kytköksissä olevat muistot

Koko

· Määrittää tiiviisti kytketyn muistin koon. — Kelvolliset koot ovat 0 Mt - 512 Mt.

Perusosoitteen alustus File

· Määrittää tiiviisti kytketyn muistin perusosoitteen. · Määrittää alustuksen. file tiiviisti kytkettyä muistia varten.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 21

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Huomautus:

Nios V -prosessorijärjestelmässä, jossa välimuisti on käytössä, järjestelmän oheislaitteet on sijoitettava oheislaitealueen sisälle. Voit käyttää oheislaitealueita määrittääksesi välimuistiin tallentamattoman tapahtuman oheislaitteille, kuten UART, PIO, DMA ja muille.

2.1.1.3.7. ECC-välilehti

Taulukko 18. ECC-välilehti
ECC mahdollistaa virheiden havaitsemisen ja tilaraportoinnin
Ota käyttöön yhden bitin korjaus

Kuvaus
· Ota tämä asetus käyttöön ottaaksesi ECC-ominaisuuden käyttöön Nios V -prosessorin sisäisissä RAM-lohkoissa. · ECC-ominaisuudet havaitsevat jopa 2 bitin virheet ja reagoivat seuraavan toiminnan perusteella:
— Jos kyseessä on korjattavissa oleva yhden bitin virhe ja Ota käyttöön yhden bitin korjaus -asetus on poistettu käytöstä, suoritin jatkaa toimintaansa virheen korjaamisen jälkeen suorittimen liukuhihnassa. Korjaus ei kuitenkaan näy lähdemuisteissa.
— Jos kyseessä on korjattavissa oleva yhden bitin virhe ja Ota käyttöön yhden bitin korjaus -asetus on käytössä, suoritin jatkaa toimintaansa korjattuaan virheen suorittimen liukuhihnassa ja lähdemuisteissa.
– Jos kyseessä on korjaamaton virhe, prosessori pysäyttää toimintansa.
Ota käyttöön yksittäisen bitin korjaus ytimen upotetuissa muistilohkoissa.

2.1.1.3.8. Mukautettu ohje -välilehti

Huomautus:

Tämä välilehti on käytettävissä vain Nios V/g -suorittimen ytimelle.

Mukautettu ohje Nios V Mukautettu ohje Laitteistoliitäntätaulukko
Nios V -mukautetun ohjeohjelmiston makrotaulukko

Kuvaus
· Nios V -prosessori käyttää tätä taulukkoa määrittääkseen mukautetut käskyjenhallintarajapintansa.
· Määritellyt mukautetut käskyjenhallintaliittymät koodataan yksilöllisesti Opcode-koodilla (CUSTOM0-3) ja kolmella bitillä funct3[7:6]-funktiota.
· Voit määrittää yhteensä jopa 32 yksittäistä mukautettua käskyjenhallintarajapintaa.
· Nios V -prosessori käyttää tätä taulukkoa mukautettujen käskyohjelmistokoodausten määrittämiseen määritellyille mukautetuille käskyjenhallintaliittymille.
· Jokaiselle määritetylle mukautetulle käskyohjelmiston koodaukselle Opcode-koodin (CUSTOM0-3) ja kolmen bitin funct3[7:6]-koodausta on vastattava mukautetun käskyjenhallintaliittymän koodausta mukautetun käskylaitteiston rajapintataulukossa.
· Voit käyttää funktioita funct7[6:4], funct7[3:0] ja funct3[2:0] määrittääksesi lisäkoodauksen tietylle mukautetulle käskylle tai määrittääksesi ne X-merkeinä, jotka välitetään lisäkäskyargumentteina.
· Nios V -prosessori tarjoaa määritellyt mukautetut käskyohjelmistokoodaukset luotuina C-makroina system.h-tiedostossa ja noudattaa R-tyypin RISC-V-käskymuotoa.
· Muistisuoria menetelmiä voidaan käyttää seuraavien mukautettujen nimien määrittämiseen: — system.h-tiedostossa luodut C-makrot.
— Tiedostossa custom_instruction_debug.xml luodut GDB:n debug-mnemoniikat.

Aiheeseen liittyvät tiedot
AN 977: Nios V -prosessorin mukautetut ohjeet. Lisätietoja mukautetuista ohjeista, joiden avulla voit mukauttaa Nios® V -prosessoria tietyn sovelluksen tarpeisiin.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 22

Lähetä palautetta

2. Nios V -prosessorin laitteistojärjestelmän suunnittelu Quartus Prime -ohjelmistolla ja Platform Designerilla 726952 | 2025.07.16
2.1.2. Järjestelmäkomponenttien suunnittelun määrittely
Käytä Platform Designeria Nios V -suoritinjärjestelmän laitteisto-ominaisuuksien määrittämiseen ja haluttujen komponenttien lisäämiseen. Seuraava kaavio esittää Nios V -suoritinjärjestelmän perussuunnittelun, jossa on seuraavat komponentit: · Nios V -suorittimen ydin · Muisti sirulla · JTAG UART · Aikaväliajastin (valinnainen)(1)
Kun Platform Designer -järjestelmään lisätään uusi On-Chip Memory -muisti, suorita Synkronoi järjestelmän tiedot -toiminto, jotta lisätyt muistikomponentit näkyvät nollauksessa. Vaihtoehtoisesti voit ottaa automaattisen synkronoinnin käyttöön Platform Designerissa, jotta uusimmat komponenttien muutokset näkyvät automaattisesti.
Kuva 11. EsimampNios V -prosessorin liittäminen muihin oheislaimiin Platform Designerissa

(1) Voit halutessasi käyttää Nios V:n sisäisen ajastimen ominaisuuksia korvataksesi ulkoisen intervalliajastimen Platform Designerissa.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 23

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16
Sinun on myös määriteltävä operaationastat vientiin Platform Designer -järjestelmässäsi. EsimerkiksiampOikean FPGA-järjestelmän toiminnan nastaluettelo on määritelty alla, mutta ei rajoittuen:
· Kello
· Nollaa
· I/O-signaalit
2.1.3. Perusosoitteiden ja keskeytyspyyntöjen prioriteettien määrittäminen
Jotta voit määrittää, miten suunnittelussa lisätyt komponentit toimivat yhdessä järjestelmän muodostamiseksi, sinun on määritettävä perusosoite kullekin agenttikomponentille ja määritettävä keskeytyspyyntöjen (IRQ) prioriteetit J:lle.TAG UART ja intervalliajastin. Platform Designer tarjoaa komennon – Määritä perusosoitteet – joka määrittää automaattisesti oikeat perusosoitteet kaikille järjestelmän komponenteille. Voit kuitenkin säätää perusosoitteita tarpeidesi mukaan.
Seuraavassa on joitakin ohjeita perusosoitteiden määrittämiseen:
· Nios V -prosessorin ytimessä on 32-bittinen osoitealue. Agenttikomponenttien käyttämiseksi niiden perusosoitteen on oltava välillä 0x00000000 ja 0xFFFFFFFF.
· Nios V -ohjelmat käyttävät symbolisia vakioita osoitteisiin viittaamiseen. Sinun ei tarvitse valita helposti muistettavia osoitearvoja.
· Osoitearvot, jotka erottavat komponentit vain yhden bitin osoiteerolla, tuottavat tehokkaampaa laitteistoa. Sinun ei tarvitse tiivistää kaikkia perusosoitteita pienimmälle mahdolliselle osoitealueelle, koska tiivistäminen voi johtaa tehottomampaan laitteistoon.
· Platform Designer ei yritä kohdistaa erillisiä muistikomponentteja yhtenäisellä muistialueella. EsimerkiksiampJos esimerkiksi haluat useiden On-Chip Memory -komponenttien olevan osoitettavissa yhtenä yhtenäisenä muistialueena, sinun on määritettävä niille erikseen perusosoitteet.
Platform Designer tarjoaa myös automaatiokomennon – Assign Interrupt Numbers (Keskeytysnumeroiden määrittäminen), joka yhdistää IRQ-signaalit tuottaakseen kelvollisia laitteistotuloksia. IRQ-numeroiden tehokas määrittäminen edellyttää kuitenkin järjestelmän kokonaisvastekäyttäytymisen ymmärtämistä. Platform Designer ei voi tehdä perusteltuja arvauksia parhaasta IRQ-määrityksestä.
Pienimmällä IRQ-arvolla on korkein prioriteetti. Ihanteellisessa järjestelmässä Altera suosittelee, että ajastinkomponentilla on korkeimman prioriteetin IRQ, eli pienin arvo, järjestelmän kellon tarkkuuden säilyttämiseksi.
Joissakin tapauksissa saatat antaa korkeamman prioriteetin reaaliaikaisille oheislaitteille (kuten video-ohjaimille), mikä vaatii suurempaa keskeytystiheyttä kuin ajastinkomponentit.
Aiheeseen liittyvät tiedot
Quartus Prime Pro Editionin käyttöopas: Lisätietoja järjestelmän luomisesta Platform Designerilla.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 24

Lähetä palautetta

2. Nios V -prosessorin laitteistojärjestelmän suunnittelu Quartus Prime -ohjelmistolla ja Platform Designerilla 726952 | 2025.07.16
2.2. Platform Designer Systemin integrointi Quartus Prime -projektiin
Kun olet luonut Nios V -järjestelmäsuunnitelman Platform Designerissa, suorita seuraavat tehtävät integroidaksesi Nios V -järjestelmämoduulin Quartus Prime FPGA -suunnitteluprojektiin: · Luo Nios V -järjestelmämoduulin instanssi Quartus Prime -projektissa · Yhdistä Nios V -järjestelmämoduulin signaalit muihin FPGA-logiikan signaaleihin · Määritä fyysiset nastojen sijainnit · Rajoita FPGA-suunnittelua
2.2.1. Nios V -prosessorijärjestelmämoduulin instanssin luominen Quartus Prime -projektissa
Platform Designer luo järjestelmämoduulin suunnittelukokonaisuuden, jonka voit luoda Quartus Primessa. Järjestelmämoduulin luontitapa riippuu koko Quartus Prime -projektin suunnittelun syöttötavasta. EsimerkiksiampJos esimerkiksi käytit Verilog HDL:ää suunnittelun syöttämiseen, luo Verilog-pohjaisen järjestelmämoduulin instanssi. Jos haluat mieluummin käyttää lohkokaaviomenetelmää suunnittelun syöttämiseen, luo järjestelmämoduulisymbolin .bdf instanssi. file.
2.2.2. Signaalien kytkeminen ja fyysisten nastojen sijainnin määrittäminen
Yhdistä Altera FPGA -suunnittelusi piirilevytason suunnitteluusi suorittamalla seuraavat tehtävät: · Tunnista ylimmän tason file suunnitteluasi ja signaaleja varten ulkoiseen Altera-liitäntään
FPGA-laitteen nastat. · Ymmärrä kytkettävät nastat piirilevytason suunnitteluoppaan tai
kytkentäkaaviot. · Määritä ylimmän tason suunnittelun signaalit Altera FPGA -laitteesi portteihin nastaliitännöillä
tehtävänantotyökalut.
Platform Designer -järjestelmäsi voi olla ylimmän tason suunnittelu. Altera FPGA voi kuitenkin sisältää myös lisälogiikkaa tarpeidesi mukaan ja siten tuo mukanaan mukautetun ylimmän tason suunnittelun. fileYlin taso file yhdistää Nios V -prosessorijärjestelmämoduulin signaalit muihin Alteran FPGA-suunnittelulogiikoihin.
Aiheeseen liittyvää tietoa Quartus Prime Pro Editionin käyttöopas: Suunnittelurajoitukset
2.2.3. Alteran FPGA-suunnittelun rajoittaminen
Oikea Altera FPGA -järjestelmän suunnittelu sisältää suunnittelurajoitteita sen varmistamiseksi, että suunnittelu täyttää ajoituksen sulkeutumisen ja muut logiikkarajoitteet. Sinun on rajoitettava Altera FPGA -suunnitteluasi täyttämään nämä vaatimukset nimenomaisesti käyttämällä Quartus Prime -ohjelmiston tai kolmannen osapuolen EDA-toimittajien työkaluja. Quartus Prime -ohjelmisto käyttää annettuja rajoituksia käännösvaiheessa optimaalisten sijoittelutulosten saavuttamiseksi.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 25

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16
Aiheeseen liittyvää tietoa · Quartus Prime Pro Editionin käyttöopas: Suunnittelurajoitukset · Kolmannen osapuolen EDA-kumppanit · Quartus Prime Pro Editionin käyttöopas: Ajoitusanalysaattori
2.3. Nios V -prosessorin muistijärjestelmän suunnittelu
Tässä osiossa kuvataan parhaat käytännöt muistilaitteiden valitsemiseksi Platform Designerin sulautetussa järjestelmässä, jossa on Nios V -suoritin, ja optimaalisen suorituskyvyn saavuttamiseksi. Muistilaitteilla on ratkaiseva rooli sulautetun järjestelmän yleisen suorituskyvyn parantamisessa. Sulautetun järjestelmän muisti tallentaa ohjelmaohjeet ja tiedot.
2.3.1. Haihtuva muisti
Muistityyppien ensisijainen ero on haihtuvuus. Haihtuva muisti säilyttää sisältöään vain, kun muistilaitteeseen syötetään virtaa. Heti kun virta katkaistaan, muisti menettää sisältönsä.
ExampHaihtuvan muistin osat ovat RAM, välimuisti ja rekisterit. Nämä ovat nopeita muistityyppejä, jotka parantavat suorituskykyä. Altera suosittelee Nios V -prosessorin käskyjen lataamista ja suorittamista RAM-muistissa ja Nios V IP -ytimen yhdistämistä On-Chip Memory IP:hen tai External Memory Interface IP:hen optimaalisen suorituskyvyn saavuttamiseksi.
Suorituskyvyn parantamiseksi voit poistaa ylimääräisiä Platform Designer -sovituskomponentteja sovittamalla Nios V -prosessorin tiedonhallintaliittymän tyypin tai leveyden käynnistys-RAM-muistiin. EsimerkiksiampVoit esimerkiksi konfiguroida On-Chip Memory II:n 32-bittisellä AXI-4-liitännällä, joka vastaa Nios V:n tiedonhallintaliitäntää.
Aiheeseen liittyviä tietoja · Ulkoiset muistiliitännät IP-tukikeskus · Sirulla oleva muisti (RAM tai ROM) Altera FPGA IP · Sirulla oleva muisti II (RAM tai ROM) Altera FPGA IP · Nios V -prosessorin sovelluksen suoritus paikan päällä OCRAM-muistista sivulla 54
2.3.1.1. Sisäänrakennetun muistin kokoonpano RAM tai ROM
Voit määrittää Altera FPGA On-Chip Memory IP:t RAM- tai ROM-muistiksi. · RAM-muistissa on luku- ja kirjoitusominaisuus, ja se on luonteeltaan vaihtelevaa. Jos olet
Kun käynnistät Nios V -prosessorin sisäisestä RAM-muistista, sinun on varmistettava, että käynnistyssisältö säilyy eikä vioitu mahdollisen nollauksen aikana suoritettavan käynnin aikana. · Jos Nios V -prosessori käynnistyy ROM-muistista, mikään Nios V -prosessorin ohjelmistovirhe ei voi virheellisesti korvata sisäisen muistin sisältöä. Tämä vähentää käynnistysohjelmiston vioittumisen riskiä.
Aiheeseen liittyviä tietoja · Sirulla oleva muisti (RAM tai ROM) Altera FPGA IP · Sirulla oleva muisti II (RAM tai ROM) Altera FPGA IP · Nios V -prosessori Sovelluksen suorittaminen paikan päällä OCRAM-muistista sivulla 54

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 26

Lähetä palautetta

2. Nios V -prosessorin laitteistojärjestelmän suunnittelu Quartus Prime -ohjelmistolla ja Platform Designerilla 726952 | 2025.07.16
2.3.1.2. Välimuistit
Välimuistitoimintojen toteuttamiseen käytetään yleisesti sisäisiä muisteja niiden alhaisen latenssin vuoksi. Nios V -prosessori käyttää sisäistä muistia käsky- ja datavälimuisteihin. Sisäisen muistin rajallinen kapasiteetti ei yleensä ole ongelma välimuisteille, koska ne ovat tyypillisesti pieniä.
Välimuistia käytetään yleisesti seuraavissa olosuhteissa:
· Tavallinen muisti sijaitsee sirun ulkopuolella ja sen käyttöaika on pidempi kuin sirulla olevan muistin.
· Ohjelmistokoodin suorituskyvyn kannalta kriittiset osat mahtuvat käskyvälimuistiin, mikä parantaa järjestelmän suorituskykyä.
· Suorituskyvyn kannalta kriittinen, useimmin käytetty osa tiedoista mahtuu datavälimuistiin, mikä parantaa järjestelmän suorituskykyä.
Välimuistien käyttöönotto Nios V -prosessorissa luo muistihierarkian, joka minimoi muistin käyttöajan.
2.3.1.2.1. Perifeerinen alue
Sulautettujen oheislaitteiden IP-osoitteita, kuten UART, I2C ja SPI, ei saa tallentaa välimuistiin. Välimuistia suositellaan erityisesti ulkoisille muisteille, joihin liittyy pitkä käyttöaika, kun taas sisäiset sirulla olevat muistit voidaan jättää pois lyhyen käyttöajan vuoksi. Sulautettujen oheislaitteiden IP-osoitteita, kuten UART, I2C ja SPI, ei saa tallentaa välimuistiin muisteja lukuun ottamatta. Tämä on tärkeää, koska ulkoisten laitteiden, kuten ohjelmistojen IP-osoitteita päivittävien agenttilaiteiden, tapahtumia ei tallenna suorittimen välimuistiin, eikä suoritin vastaanota niitä. Tämän seurauksena nämä tapahtumat voivat jäädä huomaamatta, kunnes välimuisti tyhjennetään, mikä voi johtaa tahattomaan toimintaan järjestelmässä. Yhteenvetona voidaan todeta, että sulautettujen oheislaitteiden IP-osoitteiden muistikartoitettu alue ei ole välimuistissa ja sen on sijaittava suorittimen oheislaitealueilla.
Voit asettaa reuna-alueen seuraavasti:
1. Avaa järjestelmän osoitekartta alustan suunnittelutyökalussa.
2. Siirry prosessorin käskyjenhallinnan ja tietojenhallinnan osoitekarttaan.
3. Tunnista järjestelmäsi oheislaitteet ja muistit.
Kuva 12. EsimampOsoitekartan osa

Huomautus: Siniset nuolet osoittavat muisteihin. 4. Ryhmittele oheislaitteet:
a. Muisti välimuistissa b. Oheislaitteet eivät ole välimuistissa

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 27

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Taulukko 19. Välimuistiin tallennettava ja ei-välimuistiin tallennettava alue

Alisteinen

Osoitekartta

Status

Perifeerinen alue

Koko

Perusosoite

käyttäjäsovelluksen_muisti.s1

0x0 ~ 0x3ffff

Välimuistiin tallennettavissa

Ei käytössä

cpu.dm_agent käynnistyskopioija_rom.s1

0x40000 ~ 0x4ffff 0x50000 ~ 0x517ff

Välimuistiin tallentamaton Välimuistiin tallennettavissa

65536 tavua Ei sovelleta

0x40000 N/A

bootcopier_ram.s1 cpu.timer_sw_agent postilaatikko.avmm

0x52000 ~ 0x537ff 0x54000 ~ 0x5403f 0x54040 ~ 0x5407f

Välimuistiin tallennettava Ei-välimuistiin tallennettava Ei-välimuistiin tallennettava

144 tavua (vähimmäiskoko on 65536 tavua)

0x54000

sysid_qsys_0.control_slave

0x54080 ~ 0x54087

Välimuistiin tallentamaton

uart.avalon_jtag_orja

0x54088 ~ 0x5408f

Välimuistiin tallentamaton

5. Kohdista reuna-alueet niiden omien kokojen mukaisesti:
· EsimampJos koko on 65536 tavua, se vastaa 0x10000 tavua. Siksi sallitun perusosoitteen on oltava 0x10000:n monikerta.
· CPU.dm_agent-tiedoston perusosoite on 0x40000, joka on 0x10000:n monikerta. Tämän seurauksena Peripheral Region A, jonka koko on 65536 tavua ja perusosoite 0x40000, täyttää vaatimukset.
· Välimuistiin tallentamattomien alueiden kokoelman perusosoite kohdassa 0x54000 ei ole 0x10000:n monikerta. Ne on uudelleensijoitettava arvoon 0x60000 tai muuhun 0x10000:n monikertaan. Näin ollen oheislaitealue B, jonka koko on 65536 tavua ja perusosoite 0x60000, täyttää kriteerit.

Taulukko 20. Välimuistiin tallennettava ja ei-välimuistiin tallennettava alue uudelleenmäärityksellä

Alisteinen

Osoitekartta

Status

Perifeerinen alue

Koko

Perusosoite

käyttäjäsovelluksen_muisti.s1

0x0 ~ 0x3ffff

Välimuistiin tallennettavissa

Ei käytössä

cpu.dm_agentti

0x40000 ~ 0x4ffff

Välimuistiin ei voi tallentaa 65536 tavua

0x40000

bootcopier_rom.s1

0x50000 ~ 0x517ff

Välimuistiin tallennettavissa

Ei käytössä

bootcopier_ram.s1 cpu.timer_sw_agent postilaatikko.avmm sysid_qsys_0.control_slave

0x52000 ~ 0x537ff 0x60000 ~ 0x6003f 0x60040 ~ 0x6007f 0x60080 ~ 0x60087

Välimuistiin tallennettava Ei-välimuistiin tallennettava Ei-välimuistiin tallennettava Ei-välimuistiin tallennettava

144 tavua (vähimmäiskoko on 65536 tavua)

0x60000

uart.avalon_jtag_orja

0x60088 ~ 0x6008f

Välimuistiin tallentamaton

2.3.1.3. Tiukasti kytketty muisti
Tiiviisti kytketyt muistit (TCM) toteutetaan käyttämällä sirulle integroitua muistia, koska niiden alhainen latenssi tekee niistä sopivia tehtävään hyvin. TCM:t ovat muisteja, jotka on mapattu tyypilliseen osoiteavaruuteen, mutta niillä on oma rajapinta mikroprosessorille ja välimuistin tehokkaat ja matalalatenssiset ominaisuudet. TCM tarjoaa myös alemman tason rajapinnan ulkoiselle isännälle. Suorittimella ja ulkoisella isännällä on samat käyttöoikeudet TCM:n käsittelyyn.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 28

Lähetä palautetta

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Huomautus:

Kun TCM:n alainen portti on kytketty ulkoiseen isäntään, se saattaa näkyä eri perusosoitteella kuin suorittimen ytimessä määritetty perusosoite. Altera suosittelee molempien osoitteiden kohdistamista samaan arvoon.

2.3.1.4. Ulkoisen muistin liitäntä (EMIF)
EMIF (External Memory Interface) toimii samalla tavalla kuin SRAM (Static Random Access Memory), mutta se on dynaaminen ja vaatii säännöllistä päivitystä sisällön ylläpitämiseksi. EMIF:n dynaamiset muistisolut ovat paljon pienempiä kuin SRAM:n staattiset muistisolut, mikä johtaa suurempaan kapasiteettiin ja edullisempiin muistilaitteisiin.
Päivitysvaatimuksen lisäksi EMIF:llä on erityisiä rajapintavaatimuksia, jotka usein edellyttävät erikoistunutta ohjainlaitteistoa. Toisin kuin SRAM, jossa on kiinteä osoiterivijoukko, EMIF järjestää muistitilansa pankkeihin, riveihin ja sarakkeisiin. Pankkien ja rivien välillä vaihtaminen aiheuttaa jonkin verran ylimääräistä kuormitusta, joten muistin käyttökerrat on järjestettävä huolellisesti EMIF:n tehokkaan käytön varmistamiseksi. EMIF myös multipleksoi rivi- ja sarakeosoitteet samoille osoiteriville, mikä vähentää tietyn EMIF-koon edellyttämien nastojen määrää.
EMIF-muistien nopeammat versiot, kuten DDR, DDR2, DDR3, DDR4 ja DDR5, asettavat tiukat signaalin eheysvaatimukset, jotka piirilevysuunnittelijoiden on otettava huomioon.
EMIF-laitteet ovat kustannustehokkaimpia ja tehokkaimpia saatavilla olevia RAM-muistityyppejä, mikä tekee niistä suositun vaihtoehdon. EMIF-rajapinnan keskeinen osa on EMIF IP, joka hallitsee osoitteiden multipleksointiin, päivittämiseen ja rivien ja pankkien väliseen vaihtoon liittyviä tehtäviä. Tämä rakenne mahdollistaa järjestelmän muiden osien käyttää EMIFiä ilman, että niiden sisäisen arkkitehtuurin tarvitsee ymmärtää sitä.

Aiheeseen liittyvää tietoa Ulkoiset muistiliitännät IP-tukikeskus

2.3.1.4.1. Osoite Span Extender IP
Address Span Extender Altera FPGA IP mahdollistaa muistikartoitettujen isäntärajapintojen käyttää suurempaa tai pienempää osoitekarttaa kuin niiden osoitesignaalien leveys sallii. Address Span Extender IP jakaa osoitettavissa olevan tilan useisiin erillisiin ikkunoihin, jotta isäntä voi käyttää muistin sopivaa osaa ikkunan kautta.
Osoitealueen pidentäjä ei rajoita isännän ja agentin leveyksiä 32-bittiseen ja 64-bittiseen kokoonpanoon. Voit käyttää osoitealueen pidentäjää 1–64-bittisten osoiteikkunoiden kanssa.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 29

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Kuva 13. Osoitealueen pidentäjä Altera FPGA IP
Agentin sanaosoite

Osoitteenlaajennin

Kartoitustaulukko
Ohjausportti A

…

Ohjausrekisteri 0 Ohjausrekisteri Z-1

Laajennettu isäntäosoite H

Aiheeseen liittyvät tiedot
Quartus® Prime Pro Editionin käyttöopas: Alustan suunnittelija Lisätietoja on aiheessa Osoitteiden span-laajennin Intel® FPGA IP.

2.3.1.4.2. Osoitealueen pidentäjän IP:n käyttö Nios V -prosessorin kanssa
32-bittinen Nios V -prosessori pystyy käsittelemään jopa 4 Gt:n osoitealueen. Jos EMIF sisältää yli 4 Gt muistia, se ylittää suurimman tuetun osoitealueen, jolloin Platform Designer -järjestelmä näyttää virheellistä tietoa. Osoitealueen pidentäjä IP-osoite tarvitaan ratkaisemaan tämä ongelma jakamalla yksi EMIF-osoiteavaruus useisiin pienempiin ikkunoihin.
Altera suosittelee, että otat huomioon seuraavat parametrit.

Taulukko 21. Osoitteen jatkeen parametrit

Parametri

Suositellut asetukset

Datapolun leveys
Laajennettu päätavun osoitteen leveys

Valitse 32-bittinen, joka vastaa 32-bittistä prosessoria. Riippuu EMIF-muistin koosta.

Orjasanan osoiteleveys Purskeiden määrän leveys

Valitse 2 Gt tai vähemmän. Nios V -prosessorin jäljellä oleva osoitealue on varattu muille sulautetuille ohjelmisto-IP-osoitteille.
Aloita arvosta 1 ja lisää tätä arvoa vähitellen suorituskyvyn parantamiseksi.

Alaikkunoiden lukumäärä

Valitse yksi ali-ikkuna, jos liität EMIF:n Nios V -prosessoriin käsky- ja datamuistina tai molempina. Useiden ali-ikkunoiden välillä vaihtaminen EMIF:stä käsin on vaarallista, kun Nios V -prosessori suorittaa toimintaansa.

Ota käyttöön orjaohjausportti

Poista käytöstä orjaohjausportti, jos liität EMIF:n Nios V -prosessoriin käsky- ja/tai datamuistina. Samat kohdat kuin ali-ikkunoiden lukumäärässä.

Odottavien lukujen enimmäismäärä

Aloita arvosta 1 ja lisää tätä arvoa vähitellen suorituskyvyn parantamiseksi.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 30

Lähetä palautetta

2. Nios V -prosessorin laitteistojärjestelmän suunnittelu Quartus Prime -ohjelmistolla ja Platform Designerilla 726952 | 2025.07.16
Kuva 14. Ohjeiden ja datanhallinnan yhdistäminen osoitteen span extenderiin

Kuva 15. Osoitteiden yhdistäminen

Huomaa, että Address Span Extender voi käyttää EMIF:n koko 8 Gt:n muistitilaa. Nios V -prosessori voi kuitenkin Address Span Extenderin kautta käyttää vain EMIF:n ensimmäistä 1 Gt:n muistitilaa.

Kuva 16. Yksinkertaistettu lohkokaavio

Platform Designer System

Jäljellä oleva 3 Gt

Nios V -prosessorin osoite

span on tarkoitettu upotetuille

NNioios sVV PProrocecsesosor r
M

pehmeät IP-osoitteet samassa järjestelmässä.
1 Gt:n ikkuna

Osoiteväli

Extender

Vain ensimmäinen 1 Gt

EMIF-muistia on kytketty Nios V:hen

EMIF

prosessori.

8 Gt
S

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 31

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16
2.3.1.4.3. Osoitealueen pidentäjän linkitysmuistilaitteen määrittäminen 1. Määritä osoitealueen pidentäjä (EMIF) nollausvektoriksi. Vaihtoehtoisesti voit määrittää Nios V -prosessorin nollausvektorin muille muisteille, kuten OCRAM- tai flash-laitteille.
Kuva 17. Useita vaihtoehtoja nollausvektorina
Board Support Package (BSP) -editori ei kuitenkaan pysty automaattisesti rekisteröimään osoitealueen pidentäjää (EMIF) kelvolliseksi muistiksi. Valinnastasi riippuen näet kaksi erilaista tilannetta, kuten seuraavissa kuvissa on esitetty. Kuva 18. BSP-virhe määritettäessä osoitealueen pidentäjää (EMIF) nollausvektoriksi.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 32

Lähetä palautetta

2. Nios V -prosessorin laitteistojärjestelmän suunnittelu Quartus Prime -ohjelmistolla ja Platform Designerilla 726952 | 2025.07.16
Kuva 19. Puuttuva EMIF määritettäessä muita muisteja nollausvektoriksi

2. Sinun on lisättävä osoitealueen pidentäjä (EMIF) manuaalisesti käyttämällä BSP-linkityskriptivälilehden Lisää muistilaite-, Lisää linkitysmuistialue- ja Lisää linkitysosan yhdistämismäärityksiä -kohtia.
3. Toimi seuraavasti:
a. Määritä osoitealueen pidentäjän osoitealue muistikartan avulla (esim.ampSeuraavassa kuvassa oleva tiedosto käyttää osoitealueen laajennusaluetta 0x0 - 0x3fff_ffff).
Kuva 20. Muistikartta

b. Napsauta Lisää muistilaite ja täytä ohjeet suunnittelusi muistikartan tietojen perusteella: i. Laitteen nimi: emif_ddr4. Huomautus: Varmista, että kopioit saman nimen muistikartasta. ii. Perusosoite: 0x0 iii. Koko: 0x40000000
c. Lisää uusi linkitysmuistialue napsauttamalla Lisää:

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 33

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Taulukko 22. Linker-muistialueen lisääminen

Vaiheet

Palauta vektori

emif_ddr4

Muita muistoja

Lisää uusi linkerimuistialue nimeltä reset. Lisää uusi linkerimuistialue kohteelle

· Alueen nimi: nollaa

emif_ddr4.

· Alueen koko: 0x20

· Alueen nimi: emif_ddr4

· Muistilaite: emif_ddr4

· Alueen koko: 0x40000000

· Muistipoikkeama: 0x0

· Muistilaite: emif_ddr4

· Muistipoikkeama: 0x0

Lisää uusi linkitysmuistialue

jäljellä oleva emif_ddr4.

· Alueen nimi: emif_ddr4

· Alueen koko: 0x3fffffe0

· Muistilaite: emif_ddr4

· Muistipoikkeama: 0x20

Kuva 21. Linkitysalue, kun osoitealueen laajennus (EMIF) määritetään nollausvektoriksi

Kuva 22. Linkerialue määritettäessä muita muisteja nollausvektoriksi
d. Kun emif_ddr4 on lisätty BSP:hen, voit valita sen mille tahansa linkitysosiolle.
Kuva 23. Osoitteenlaajentimen (EMIF) lisäys onnistui.

e. Älä välitä varoituksesta, joka koskee muistilaitteen emif_ddr4 näkymistä SOPC-suunnittelussa.
f. Siirry BSP:n luomiseen.
Aiheeseen liittyviä tietoja Johdanto Nios V -prosessorin käynnistysmenetelmiin sivulla 51

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 34

Lähetä palautetta

2. Nios V -prosessorin laitteistojärjestelmän suunnittelu Quartus Prime -ohjelmistolla ja Platform Designerilla 726952 | 2025.07.16
2.3.2. Pysyvä muisti
Pysyvä muisti säilyttää sisältönsä virran katkaisemisen jälkeen, joten se on hyvä valinta sellaisten tietojen tallentamiseen, jotka järjestelmän on haettava virran katkaisemisen jälkeen. Pysyvä muisti tallentaa yleensä suorittimen käynnistyskoodin, pysyvät sovellusasetukset ja Altera FPGA -määritystiedot. Vaikka pysyvällä muistilla on etunatage of retaining its data when you remove the power, it is much slower compare to volatile memory, and often has more complex writing and erasing procedures. Non-volatile memory is also usually only guaranteed to be erasable a given number of times, after which it may fail.
ExampPysyvän muistin tyyppeihin kuuluvat kaikenlaiset flash-muistit, EPROM ja EEPROM. Altera suosittelee tallentamaan Alteran FPGA-bittivirrat ja Nios V -ohjelmakuvat pysyvään muistiin ja käyttämään sarjamuistia Nios V -prosessoreiden käynnistyslaitteena.
Aiheeseen liittyvät tiedot
· Yleinen sarjaportin flash-liitäntä Altera FPGA IP -käyttöopas
· Postilaatikkoasiakkaan Altera FPGA IP -käyttöopas · MAX® 10 -käyttäjän flash-muistin käyttöopas: Sirulle integroitu flash-muisti Altera FPGA IP -ydin
2.4. Kellojen ja nollausten parhaat käytännöt
On tärkeää ymmärtää, miten Nios V -prosessorin kello- ja nollausalue on vuorovaikutuksessa jokaisen siihen kytketyn oheislaitteen kanssa. Yksinkertainen Nios V -prosessorijärjestelmä alkaa yhdellä kelloalueella, ja se voi monimutkaistua usean kellon alueella, kun nopea kelloalue törmää hitaaseen kelloalueeseen. Sinun on kiinnitettävä huomiota ja ymmärrettävä, miten nämä eri alueet siirtyvät pois nollauksesta, ja varmistettava, ettei esiinny hienovaraisia ongelmia.
Parhaan käytännön saavuttamiseksi Altera suosittelee Nios V -prosessorin ja käynnistysmuistin sijoittamista samaan kellotaajuuteen. Älä vapauta Nios V -prosessoria nollauksesta nopealla kellotaajuudella, kun se käynnistyy muistista, joka sijaitsee erittäin hitaalla kellotaajuudella, koska se voi aiheuttaa käskyjen noutovirheen. Saatat tarvita manuaalista sekvensointia Platform Designerin oletusarvoisten ominaisuuksien lisäksi, ja suunnittele nollauksen vapautustopologia vastaavasti käyttötapauksesi perusteella. Jos haluat nollata järjestelmän sen käynnistyttyä ja toimittua jonkin aikaa, ota huomioon samat seikat järjestelmän nollauksen sekvensointiin ja nollauksen jälkeiseen alustusvaatimukseen.
2.4.1. Järjestelmä JTAG Kello
Kellorajoitusten määrittäminen jokaisessa Nios V -prosessorijärjestelmässä on tärkeä järjestelmäsuunnittelun osa-alue, ja sitä tarvitaan oikeellisuuden ja deterministisen käyttäytymisen varmistamiseksi. Quartus Prime Timing Analyzer suorittaa staattisen ajoitusanalyysin validoidakseen kaikkien suunnittelusi logiikoiden ajoitussuorituskyvyn käyttämällä alan standardien mukaisia rajoitus-, analyysi- ja raportointimenetelmiä.
Example 1. Peruskellotaajuus 100 MHz, käyttösuhde 50/50 ja taajuus 16 MHzTAG Kello
#****************************************************************** # Luo 100MHz kello #****************************************************************** create_clock -name {clk} -period 10 [get_ports {clk}] #************************ Luo 16MHz JTAG Kello #************************

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 35

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16
create_clock -name {altera_reserved_tck} -period 62.500 [get_ports {altera_reserved_tck}] set_clock_groups -asynchronous -group [get_clocks {altera_reserved_tck}]
Related Information Quartus Prime Timing Analyzer Cookbook
2.4.2. Nollauspyyntöliittymä
Nios V -prosessorissa on valinnainen nollauspyyntötoiminto. Nollauspyyntötoiminto koostuu reset_req- ja reset_req_ack-signaaleista.
Nollauspyynnön ottaminen käyttöön Platform Designerissa: 1. Käynnistä Nios V -prosessorin IP-parametrieditori. 2. Ota Käytä nollauspyyntöä -asetuksesta käyttöön Lisää nollauspyyntö -käyttöliittymä.
vaihtoehto.
Kuva 24. Ota Nios V -prosessorin nollauspyyntö käyttöön
reset_req-signaali toimii keskeytyksen tavoin. Kun aktivoit reset_req-signaalin, pyydät ytimen nollausta. Ydin odottaa, että kaikki keskeneräiset väylätapahtumat suorittavat operaationsa loppuun. EsimerkiksiampJos esimerkiksi muistin käyttötapahtuma on odottamassa, ydin odottaa täydellistä vastausta. Vastaavasti ydin hyväksyy kaikki odottavat käskyvastaukset, mutta ei lähetä käskypyyntöä vastaanotettuaan reset_req-signaalin.
Nollausoperaatio koostuu seuraavasta työnkulusta: 1. Suorita kaikki keskeneräiset operaatiot 2. Tyhjennä sisäinen liukuhihna 3. Aseta ohjelmalaskurin arvoksi nollausvektori 4. Nollaa ydin Koko nollausoperaatio kestää muutaman kellojakson. reset_req-käskyn on pysyttävä aktivoituna, kunnes reset_req_ack aktivoituu, mikä osoittaa ytimen nollausoperaation onnistuneen valmistumisen. Muussa tapauksessa ytimen tila on epädeterministinen.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 36

Lähetä palautetta

2. Nios V -prosessorin laitteistojärjestelmän suunnittelu Quartus Prime -ohjelmistolla ja Platform Designerilla 726952 | 2025.07.16
2.4.2.1. Tyypilliset käyttötapaukset
· Voit asettaa reset_req-signaalin käynnistyksen yhteydessä estääksesi Nios V -suorittimen ydintä aloittamasta ohjelman suoritusta nollausvektoristaan, kunnes järjestelmän muut FPGA-isännät alustavat Nios V -suorittimen käynnistysmuistin. Tässä tapauksessa koko alijärjestelmä voi kokea puhtaan laitteiston nollauksen. Nios V -suoritin pidetään määräämättömän ajan nollauspyyntötilassa, kunnes muut FPGA-isännät alustavat suorittimen käynnistysmuistin.
· Järjestelmässä, jossa Nios V -prosessorin ydin on nollattava häiritsemättä muuta järjestelmää, voit asettaa reset_req-signaalin pysäyttämään ytimen nykyisen toiminnan ja käynnistämään prosessorin uudelleen nollausvektorista, kun järjestelmä vapauttaa reset_req_ack-signaalin.
· Ulkoinen isäntä voi käyttää nollauspyyntörajapintaa helpottaakseen seuraavien tehtävien toteutusta:
— Pysäytä nykyinen Nios V -suoritinohjelma.
— Lataa uusi ohjelma Nios V -prosessorin käynnistysmuistiin.
— Salli prosessorin aloittaa uuden ohjelman suorittamisen.
Altera suosittelee aikakatkaisumekanismin käyttöönottoa reset_req_ack-signaalin tilan valvomiseksi. Jos Nios V -prosessorin ydin joutuu äärettömään odotustilaan ja jumiutuu tuntemattomasta syystä, reset_req_ack ei voi aktivoitua loputtomiin. Aikakatkaisumekanismin avulla voit:
· Määritä palautumisen aikakatkaisuaika ja suorita järjestelmän palautus järjestelmätason nollauksella.
· Suorita laitteistotason nollaus.
2.4.3. Palauta vapautettu IP-osoite
Altera SDM -pohjaiset laitteet käyttävät rinnakkaista, sektoripohjaista arkkitehtuuria, joka jakaa ydinkudoksen logiikan useille sektoreille. Altera suosittelee Reset Release Altera FPGA IP:n käyttöä yhtenä nollauspiirin ensimmäisistä tuloista. Intel® SDM -pohjaisiin laitteisiin kuuluvat Stratix® 10 ja Agilex™. Tämä vaatimus ei koske ohjauslohkopohjaisia laitteita.
Aiheeseen liittyvät tiedot
AN 891: Reset Release Altera FPGA IP:n käyttö
2.5. Oletusagentin määrittäminen
Platform Designerissa voit määrittää oletusagentin, joka toimii virhevasteen oletusagenttina. Määrittämäsi oletusagentti tarjoaa virhevastepalvelun isännille, jotka yrittävät dekoodaamattomia pääsyjä osoitekarttaan.
Seuraavat skenaariot laukaisevat dekoodaamattoman tapahtuman:
· Väylän tapahtuman suojaustilan rikkominen
· Transaktiopääsy määrittelemättömään muistialueeseen
· Poikkeustapaukset yms.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 37

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Oletusagentti tulisi nimetä käsittelemään tällaisia tapahtumia, joissa määrittelemätön tapahtuma reititetään uudelleen oletusagentille ja vastaa sen jälkeen Nios V -prosessorille virheellä.
Aiheeseen liittyvät tiedot
· Quartus Prime Pro Editionin käyttöopas: Alustan suunnittelu. Oletusagentin määrittäminen
· Quartus Prime Pro Editionin käyttöopas: Platform Designer. Virhevasteorja Altera FPGA IP
· Github – Qsys:n täydentävät nollauskomponentit

2.6. UART-agentin määrittäminen tulostusta varten
Tulostaminen on hyödyllistä ohjelmistosovelluksen virheenkorjauksessa sekä järjestelmän tilan valvonnassa. Altera suosittelee perustietojen, kuten käynnistysviestin, virheviestin ja ohjelmistosovelluksen suorituksen edistymisen, tulostamista.
Vältä printf()-kirjastofunktion käyttöä seuraavissa tilanteissa: · Printf()-kirjasto aiheuttaa sovelluksen pysäytyksen, jos mikään isäntä ei lue tulostetta.
Tämä pätee J:henTAG Vain UART. · Printf()-kirjasto kuluttaa paljon ohjelmamuistia.

2.6.1. J:n sakkausten estäminenTAG UART

Taulukko 23. Perinteisen UARTin ja J:n väliset erotTAG UART

UART-tyyppi Perinteinen UART

Kuvaus
Lähettää sarjadataa riippumatta siitä, kuunteleeko ulkoinen isäntä. Jos mikään isäntä ei lue sarjadataa, data menetetään.

JTAG UART

Kirjoittaa lähetetyn datan lähtöpuskuriin ja tyhjentää sen ulkoisella isännällä, joka lukee tiedot puskurista.

JTAG UART-ajuri odottaa, kunnes lähtöpuskuri on täynnä. JTAG UART-ajuri odottaa, että ulkoinen isäntä lukee lähtöpuskurista ennen kuin kirjoittaa lisää lähetysdataa. Tämä prosessi estää lähetysdatan katoamisen.
Kuitenkin, kun järjestelmän virheenkorjausta ei tarvita, kuten tuotannon aikana, sulautetut järjestelmät otetaan käyttöön ilman J:hen kytkettyä isäntätietokonetta.TAG UART. Jos järjestelmä valitsi J:nTAG UART UART-agenttina voi aiheuttaa järjestelmän jumiutumisen, koska ulkoista isäntälaitetta ei ole kytketty.
Estääkseen J:n jumiutumisenTAG UART, käytä seuraavia vaihtoehtoja:

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 38

Lähetä palautetta

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16

Taulukko 24. J:n suorittama sakkausten ehkäisyTAG UART

Vaihtoehdot
Ei UART-liitäntää ja ajuria
Käytä toista UART-liitäntää ja -ohjainta
Säilytä JTAG UART-liitäntä (ilman ajuria)

Laitteistokehityksen aikana (Platform Designerissa)

Ohjelmistokehityksen aikana (Board Support Package Editorissa)

Poista JTAG UART järjestelmästä

Määritä hal.stdin-, hal.stdout- ja hal.stderr-muuttujat arvoon None.

Korvaa JTAG UART muiden ohjelmistojen kanssa Määritä hal.stdin, hal.stdout ja hal.stderr

UART-IP-koodi

muiden pehmeiden UART IP -porttien kanssa.

Säilytä JTAG UART järjestelmässä

· Määritä hal.stdin-, hal.stdout- ja hal.stderr-muuttujien arvoksi None (Ei mitään) Board Support Package Editorissa.
· Poista J käytöstäTAG UART-ajuri BSP-ajuri-välilehdellä.

2.7. JTAG Signaalit
Nios V -prosessorin debug-moduuli käyttää J-kieltä.TAG käyttöliittymä ohjelmiston ELF-lataukseen ja ohjelmiston virheenkorjaukseen. Kun dekoodaat suunnitteluasi J:lläTAG käyttöliittymä, JTAG Signaalit TCK, TMS, TDI ja TDO on toteutettu osana suunnittelua. J:n määrittäminenTAG Signaalirajoitukset jokaisessa Nios V -prosessorijärjestelmässä ovat tärkeä järjestelmäsuunnittelunäkökohta, ja niitä tarvitaan oikeellisuuden ja deterministisen käyttäytymisen kannalta.
Altera suosittelee, että minkä tahansa suunnittelun järjestelmäkellotaajuus on vähintään neljä kertaa J:n kellotaajuus.TAG kellotaajuus varmistaakseen, että sirulle integroitu instrumentointiydin (OCI) toimii oikein.
Aiheeseen liittyvää tietoa · Quartus® Prime Timing Analyzer -keittokirja: JTAG Signaalit
Lisätietoja JTAG ajoitusrajoitusten ohjeet. · KDB: Miksi niosv-lataus epäonnistuu ilman liukuhihnaa toimivalla Nios® V/m -prosessorilla
JTAG Taajuus 24 MHz vai 16 MHz?
2.8. Alustan suunnittelijajärjestelmän suorituskyvyn optimointi
Platform Designer tarjoaa työkaluja Altera FPGA -suunnittelun järjestelmäliitännän suorituskyvyn optimointiin.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 39

2. Nios V -prosessorin laitteistosuunnittelu Quartus Prime -ohjelmistolla ja alustasuunnittelijalla
726952 | 2025.07.16
Kuva 25. Optimointiesimerkkiamples

ExampKuvassa esitetty kaavio havainnollistaa seuraavia vaiheita:
1. Lisää Pipeline Bridgen kriittisten polkujen helpottamiseksi sijoittamalla sen: a. Instruction Managerin ja sen agenttien väliin b. Data Managerin ja sen agenttien väliin
2. Käytä aitoa kaksoisporttista On-Chip RAM -muistia, jossa kukin portti on varattu vastaavasti käskyjenhallinnalle ja datanhallinnalle

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 40

Lähetä palautetta

2. Nios V -prosessorin laitteistojärjestelmän suunnittelu Quartus Prime -ohjelmistolla ja Platform Designerilla 726952 | 2025.07.16
Katso alla olevat linkit, jotka esittelevät tekniikoita käytettävissä olevien työkalujen hyödyntämiseen ja kunkin toteutuksen kompromisseihin.
Aiheeseen liittyvää tietoa · Quartus® Prime Pro Editionin käyttöopas: Alustan suunnittelija
Lisätietoja on aiheessa Platform Designer -järjestelmän suorituskyvyn optimointi. · Quartus® Prime Standard Editionin käyttöopas: Platform Designer Lisätietoja on aiheessa Platform Designer -järjestelmän suorituskyvyn optimointi.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 41

726952 | 2025.07.16 Lähetä palautetta

3. Nios V -prosessorin ohjelmistojärjestelmän suunnittelu
Tässä luvussa kuvataan Nios V -prosessorin ohjelmistokehitysprosessi ja ohjelmistotyökalut, joita voit käyttää sulautetun suunnittelujärjestelmän kehittämisessä. Sisältö toimii yleisenä oppaana.view ennen Nios V -prosessoriohjelmistojärjestelmän kehittämistä.
Kuva 26. Ohjelmistosuunnittelun työnkulku
Aloita

BSP:n luominen Platform Designerissa BSP Editorin avulla

BSP:n luominen Nios V -komentotulkin avulla
Luo sovellus CMake-koonti File Nios V -komentotulkin käyttö

Huomautus:

Tuo BSP ja sovelluksen CMake-koonti File
Rakenna Nios V -prosessorisovellus käyttämällä
RiscFree IDE Intel FPGA:lle

Rakenna Nios V -prosessorisovellus millä tahansa
komentorivipohjainen lähdekoodieditori, CMake ja Make
komentoja
Loppu

Altera suosittelee Altera FPGA -kehityspaketin tai mukautetun prototyyppilevyn käyttöä ohjelmistokehitykseen ja virheenkorjaukseen. Monet oheislaitteet ja järjestelmätason ominaisuudet ovat käytettävissä vain, kun ohjelmisto toimii varsinaisella levyllä.

© Altera Corporation. Altera, Altera-logo, `a`-logo ja muut Altera-merkit ovat Altera Corporationin tavaramerkkejä. Altera pidättää oikeuden tehdä muutoksia mihin tahansa tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Altera ei ota vastuuta tai korvausvelvollisuutta, joka aiheutuu tässä kuvattujen tietojen, tuotteiden tai palvelujen soveltamisesta tai käytöstä, ellei Altera ole nimenomaisesti kirjallisesti suostunut siihen. Alteran asiakkaita kehotetaan hankkimaan laitteen teknisten tietojen uusin versio ennen julkaistuihin tietoihin luottamista ja ennen tuotteiden tai palveluiden tilaamista. *Muita nimiä ja tuotemerkkejä voidaan väittää muiden omaisuudeksi.

3. Nios V -prosessorin ohjelmistojärjestelmän suunnittelu 726952 | 2025.07.16
3.1. Nios V -prosessorin ohjelmistokehityksen kulku
3.1.1. Hallituksen tukipakettiprojekti
Nios V Board Support Package (BSP) -projekti on erikoiskirjasto, joka sisältää järjestelmäkohtaista tukikoodia. BSP tarjoaa ohjelmiston suoritusympäristön, joka on räätälöity yhdelle Nios V -prosessorilaitteiston prosessorille.
Quartus Prime -ohjelmisto sisältää Nios V Board Support Package Editorin ja niosv-bsp-apuohjelman, joilla voi muokata BSP:n toimintaa ohjaavia asetuksia.
BSP sisältää seuraavat elementit: · Laitteiston abstraktiokerros · Laiteajurit · Valinnaiset ohjelmistopaketit · Valinnaiset reaaliaikaiset käyttöjärjestelmät
3.1.2. Sovellusprojekti
Nios VC/C++ -sovellusprojektilla on seuraavat ominaisuudet: · Koostuu lähdekoodikokoelmasta ja CMakeLists.txt-tiedostosta.
— CMakeLists.txt kääntää lähdekoodin ja linkittää sen BSP:hen ja yhteen tai useampaan valinnaiseen kirjastoon luodakseen yhden .elf-tiedoston. file
· Yksi lähteistä files sisältää funktion main(). · Sisältää koodia, joka kutsuu kirjastojen ja BSP:iden funktioita.
Altera tarjoaa Quartus Prime -ohjelmiston apuohjelmiin kuuluvan niosv-app-työkalun sovelluksen CMakeLists.txt-tiedoston luomiseen sekä RiscFree IDE:n Altera FPGA -suorittimille lähdekoodin muokkaamiseen Eclipse-pohjaisessa ympäristössä.
3.2. Altera FPGA:n sulautetut kehitystyökalut
Nios V -prosessori tukee seuraavia ohjelmistokehitystyökaluja: · Graafinen käyttöliittymä (GUI) – Graafiset kehitystyökalut, jotka ovat saatavilla
sekä Windows*- että Linux*-käyttöjärjestelmät (OS). — Nios V Board Support Package Editor (Nios V BSP Editor) — Ashling RiscFree IDE Altera FPGA:ille · Komentorivityökalut (CLI) – Kehitystyökalut, jotka käynnistetään Nios V -komentotulkista. Jokainen työkalu tarjoaa oman dokumentaationsa komentoriviltä saatavilla olevan ohjeen muodossa. Avaa Nios V -komentotulkki ja kirjoita seuraava komento: – auttaa view Ohje-valikko. — Nios V Utilities Tools — File Muodonmuunnostyökalut — Muut apuohjelmat

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 43

3. Nios V -prosessorin ohjelmistojärjestelmän suunnittelu 726952 | 2025.07.16

Taulukko 25. Käyttöliittymätyökalujen ja komentorivityökalujen tehtävien yhteenveto

Tehtävä

GUI-työkalu

Komentorivityökalu

BSP:n luominen

Nios V BSP -editori

· Quartus Prime Pro Edition -ohjelmistossa: niosv-bsp -c -s=<.qsys file> -t= [VAIHTOEHDOT] asetukset.bsp
· Quartus Prime Standard Edition -ohjelmistossa: niosv-bsp -c -s=<.sopcinfo file> -t= [VAIHTOEHDOT] asetukset.bsp

BSP:n luominen olemassa olevaa .bsp-tiedostoa käyttäen file
BSP:n päivittäminen

Nios V BSP -editori Nios V BSP -editori

niosv-bsp -g [VALINTA-ASETUKSET] asetukset.bsp niosv-bsp -u [VALINTA-ASETUKSET] asetukset.bsp

BSP:n tutkiminen

Nios V BSP -editori

niosv-bsp -q -E= [VAIHTOEHDOT] asetukset.bsp

Sovelluksen luominen

–

niosv-sovellus -a= -b= -s= files-hakemisto> [VAIHTOEHDOT]

Käyttäjäkirjaston luominen

–

niosv-app -l= -s= files-hakemisto> -p= [VAIHTOEHDOT]

Sovelluksen muokkaaminen Käyttäjäkirjaston muokkaaminen Sovelluksen kokoaminen

RiscFree IDE Altera FPGA:ille
RiscFree IDE Altera FPGA:ille
RiscFree IDE Altera FPGA:ille

Mikä tahansa komentorivin lähdekoodieditori
Mikä tahansa komentorivin lähdekoodieditori
· tehdä · cmake

Käyttäjäkirjaston rakentaminen

RiscFree IDE Altera FPGA:ille

· tehdä · cmake

Sovelluksen lataaminen ELF
.elf-tiedoston muuntaminen file

RiscFree IDE Altera FPGA:ille
–

niosv-lataus
· tonttu2flash · tonttu2hex

Aiheeseen liittyvät tiedot
Ashling RiscFree -integroitu kehitysympäristö (IDE) Altera FPGA:ille, käyttöopas

3.2.1. Nios V -prosessorikortin tukipakettien editori
Voit käyttää Nios V -prosessorin BSP-editoria seuraavien tehtävien suorittamiseen: · Nios V -prosessorin BSP-projektin luominen tai muokkaaminen · Asetusten, linkitysalueiden ja osioiden yhdistämismääritysten muokkaaminen · Ohjelmistopakettien ja laiteohjainten valitseminen.
BSP Editorin ominaisuuksiin kuuluvat niosv-bsp-apuohjelmien ominaisuudet. Mikä tahansa BSP Editorissa luotu projekti voidaan luoda myös komentoriviapuohjelmilla.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 44

Lähetä palautetta

3. Nios V -prosessorin ohjelmistojärjestelmän suunnittelu 726952 | 2025.07.16

Huomautus:

Quartus Prime Standard Edition -ohjelmiston osalta katso ohjeet BSP Editor -käyttöliittymän käynnistämiseen kohdasta AN 980: Nios V Processor Quartus Prime -ohjelmistotuki.

Käynnistä BSP Editor seuraavasti: 1. Avaa Platform Designer ja siirry kohtaan File valikosta.
a. Avataksesi olemassa olevan BSP-asetuksen file, napsauta Avaa… b. Luo uusi BSP napsauttamalla Uusi BSP… 2. Valitse BSP-editori-välilehti ja anna tarvittavat tiedot.

Kuva 27. Käynnistä BSP Editor

Aiheeseen liittyvää tietoa AN 980: Nios V -prosessori Quartus Prime -ohjelmistotuki
3.2.2. RiscFree IDE Altera FPGA:ille
RiscFree IDE Altera FPGA -piireille on Eclipse-pohjainen IDE Nios V -prosessorille. Altera suosittelee Nios V -prosessorin ohjelmiston kehittämistä tässä IDE:ssä seuraavista syistä: · Ominaisuudet on kehitetty ja varmistettu yhteensopiviksi Nios V:n kanssa.
prosessorin rakennusprosessi. · Varustettu kaikilla tarvittavilla työkaluketjuilla ja tukityökaluilla, joiden avulla voit
aloittaaksesi Nios V -prosessorin kehityksen helposti.
Aiheeseen liittyvää tietoa Ashling RiscFree Integrated Development Environment (IDE) for Altera FPGAs User Guide
3.2.3. Nios V -apuohjelmat
Voit luoda, muokata ja rakentaa Nios V -ohjelmia komentoriviltä kirjoitetuilla komennoilla tai skriptiin upotetuilla komennoilla. Tässä osiossa kuvatut Nios V -komentorivityökalut ovat /niosv/bin-hakemistoon.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 45

3. Nios V -prosessorin ohjelmistojärjestelmän suunnittelu 726952 | 2025.07.16

Taulukko 26. Nios V -apuohjelmat

Komentorivityökalut

Yhteenveto

niosv-sovellus niosv-bsp niosv-lataus niosv-shell niosv-stack-raportti

Sovellusprojektin luominen ja konfigurointi.
BSP-asetusten luominen tai päivittäminen file ja luo BSP files. ELF-tiedoston lataaminen file Nios® V -prosessoriin.
Avaa Nios V -komentotulkin. Ilmoittaa sovelluksesi käytettävissä olevan .elf-muistin määrän pino- tai kekomuistia varten.

3.2.4. File Muodonmuunnostyökalut

File Muodon muuntaminen on joskus tarpeen, kun tietoja siirretään apuohjelmasta toiseen. file tiedostomuodon muunnostyökalut ovat
ohjelmiston asennushakemisto>/niosv/bin-hakemisto.

Taulukko 27. File Muodonmuunnostyökalut

Komentorivityökalut elf2flash elf2hex

Yhteenveto .elf-tiedoston kääntämiseksi file .srec-muotoon flash-muistiohjelmointia varten. .elf-tiedoston kääntämiseksi file .hex-muotoon muistin alustamista varten.

3.2.5. Muut apuohjelmat

Saatat tarvita seuraavia komentorivityökaluja Nios V -prosessoriin perustuvan järjestelmän rakentamiseen. Nämä komentorivityökalut ovat joko Intelin toimittamia /quartus/bin tai hankittu osoitteesta
avoimen lähdekoodin työkaluja.

Taulukko 28. Muut komentorivityökalut

Komentorivityökalut

Tyyppi

Yhteenveto

juart-terminaali

Intelin toimittama

Valvoo stdout- ja stderr-signaaleja ja antaa syötteitä Nios® V -prosessorille
alijärjestelmä stdin:n kautta. Tämä työkalu koskee vain J:täTAG UART IP, kun se on kytketty Nios® V -prosessoriin.

openocd

Intelin toimittama OpenOCD:n suorittamiseen.

openocd-cfg-gen

Intelin toimittama · OpenOCD-kokoonpanon luomiseksi file. · Näyttääksesi J:nTAG ketjulaitteen indeksi.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 46

Lähetä palautetta

726952 | 2025.07.16 Lähetä palautetta
4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut
Voit määrittää Nios V -prosessorin käynnistämään ja suorittamaan ohjelmistoja eri muistipaikoista. Käynnistysmuisti voi olla Quad Serial Peripheral Interface (QSPI) -flash-muisti, On-Chip Memory (OCRAM) tai Tightly Coupled Memory (TCM).
Aiheeseen liittyvää tietoa · Käynnistyksen liipaisuehdot sivulla 193 · Käynnistyksen liipaisimet
Lisätietoja käynnistysliipaisimista.
4.1. Johdanto
Nios V -prosessori tukee kahdenlaisia käynnistysprosesseja: · Suoritus paikallaan (XIP) alt_load()-funktiolla · Ohjelman kopiointi RAM-muistiin käynnistyskopioijan avulla. Nios V:n sulautettujen ohjelmien kehitys perustuu laitteistoabstraktiokerrokseen (HAL). HAL tarjoaa pienen käynnistyslataajaohjelman (tunnetaan myös nimellä käynnistyskopioija), joka kopioi asiaankuuluvat linkitysosiot käynnistysmuistista niiden suorituksenaikaiseen sijaintiin käynnistyksen aikana. Voit määrittää ohjelman ja datamuistin suorituksenaikaiset sijainnit muokkaamalla Board Support Package (BSP) Editor -asetuksia. Tässä osiossa kuvataan: · Nios V -prosessorin käynnistyskopioija, joka käynnistää Nios V -prosessorijärjestelmän seuraavasti:
käynnistysmuistin valinta · Nios V -prosessorin käynnistysvaihtoehdot ja yleinen työnkulku · Nios V -ohjelmointiratkaisut valitulle käynnistysmuistille
4.2. Sovellusten linkittäminen
Kun luot Nios V -prosessoriprojektin, BSP-editori luo kaksi linkitykseen liittyvää files: · linker.x: Linkityskomento file että luodun sovelluksenfile käyttää
luodaksesi .elf-binääritiedoston file. · linker.h: Sisältää tietoa linkerin muistin asettelusta. Kaikki BSP-projektiin tekemäsi linkerin asetusten muutokset vaikuttavat näiden kahden linkerin sisältöön. files. Jokainen Nios V -prosessorisovellus sisältää seuraavat linkitysosiot:
© Altera Corporation. Altera, Altera-logo, `a`-logo ja muut Altera-merkit ovat Altera Corporationin tavaramerkkejä. Altera pidättää oikeuden tehdä muutoksia mihin tahansa tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Altera ei ota vastuuta tai korvausvelvollisuutta, joka aiheutuu tässä kuvattujen tietojen, tuotteiden tai palvelujen soveltamisesta tai käytöstä, ellei Altera ole nimenomaisesti kirjallisesti suostunut siihen. Alteran asiakkaita kehotetaan hankkimaan laitteen teknisten tietojen uusin versio ennen julkaistuihin tietoihin luottamista ja ennen tuotteiden tai palveluiden tilaamista. *Muita nimiä ja tuotemerkkejä voidaan väittää muiden omaisuudeksi.

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

Taulukko 29. Linkkiosiot

.teksti

Linkkiosiot

.rodata

.rwdata

.bss

.pino

Kuvaukset Suoritettava koodi. Kaikki ohjelman suorituksessa käytettävä vain luettavissa oleva data. Tallentaa ohjelman suorituksessa käytettävät luku- ja kirjoitustiedot. Sisältää alustamatonta staattista dataa. Sisältää dynaamisesti allokoitua muistia. Tallentaa funktion kutsuparametreja ja muita väliaikaisia tietoja.

Voit lisätä linkitysosioita .elf-tiedostoon file mukautetun koodin ja datan tallentamiseen. Nämä linkeriosat sijoitetaan nimettyihin muistialueisiin, jotka on määritelty vastaamaan fyysisiä muistilaitteita ja osoitteita. Oletusarvoisesti BSP Editor luo nämä linkeriosat automaattisesti. Voit kuitenkin hallita linkeriosioita tietylle sovellukselle.

4.2.1. Linkityskäyttäytyminen
Tässä osiossa kuvataan BSP Editorin oletusarvoinen linkitystoiminta ja sen hallinta.

4.2.1.1. Oletusarvoinen BSP-linkitys
BSP-konfiguroinnin aikana työkalut suorittavat seuraavat vaiheet automaattisesti:
1. Muistialueiden nimien määrittäminen: Määritä nimi jokaiselle järjestelmämuistilaitteelle ja lisää jokainen nimi linkityslaitteeseen file muistialueena.
2. Etsi suurin muisti: Tunnista linkerin suurin luku- ja kirjoitusmuistialue file.
3. Linkitysosien määrittäminen: Aseta oletuslinkitysosiot (.text, .rodata, .rwdata, .bss, .heap ja .stack) edellisessä vaiheessa tunnistettuun muistialueeseen.
4. Kirjoittaa files: Kirjoita linker.x- ja linker.h-tiedostot files.
Tyypillisesti linkitysosan allokointijärjestelmä toimii ohjelmistokehitysprosessin aikana, koska sovelluksen toiminta taataan, jos muisti on riittävän suuri.
Oletuslinkityskäyttäytymisen säännöt sisältyvät Alteran luomiin Tcl-skripteihin bsp-set-defaults.tcl ja bsp-linker-utils.tcl, jotka löytyvät osoitteesta /niosv/scripts/bsp-defaults-hakemisto. Niosv-bsp-komento käynnistää nämä komentosarjat. Älä muokkaa näitä komentosarjoja suoraan.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 48

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

4.2.1.2. Konfiguroitava BSP-linkitys
Voit hallita oletuslinkitystoimintoja BSP-editorin Linker Script -välilehdellä. Voit muokata linker script -komentosarjaa seuraavilla tavoilla: · Lisää muistialue: Yhdistää muistialueen nimen fyysiseen muistilaitteeseen. · Lisää osan yhdistämismääritys: Yhdistää osan nimen muistialueeseen. BSP
Editorin avulla voit view muistikartta ennen muutoksia ja niiden jälkeen.

4.3. Nios V -prosessorin käynnistysmenetelmät

Nios V -prosessorin käynnistämiseen Altera FPGA -laitteissa on muutamia tapoja. Nios V -prosessorin käynnistystavat vaihtelevat valitun flash-muistin ja laiteperheen mukaan.

Taulukko 30. Tuetut flash-muistit ja niiden käynnistysasetukset

Tuetut käynnistysmuistit

Laite

Sirulla oleva flash-muisti (sisäistä kokoonpanoa varten)

Enintään 10 laitetta (sirulle integroidulla Flash IP:llä)

Yleiskäyttöinen QSPI Flash (vain käyttäjätiedoille)

Kaikki tuetut FPGA-laitteet (yleisen sarjaportin Flash-liitännän FPGA IP:n kanssa)

QSPI Flash -konfiguraatio (aktiivista sarjaporttikonfiguraatiota varten)

Ohjauslohkopohjainen
laitteet (yleisen
Sarjamuistiliitäntä Intel FPGA IP(2)

Nios V -prosessorin käynnistysmenetelmät

Sovelluksen suorituksenaikainen sijainti

Käynnistyskopiokone

Nios V -prosessorin sovellus suoritetaan paikan päällä On-Chip Flash -muistista

Sirulla oleva flash-muisti (XIP) + OCRAM/ ulkoinen RAM (kirjoitettaville dataosioille)

alt_load()-funktio

Nios V -prosessorin sovellus kopioitu On-Chip Flash -muistista RAM-muistiin käynnistyskopioijalla

OCRAM/Ulkoinen RAM-muisti

Käynnistyslataimen uudelleenkäyttö GSFI:n kautta

Nios V -prosessorisovellus suoritetaan paikan päällä yleiskäyttöisestä QSPI-flash-muistista

Yleiskäyttöinen QSPI-flash-muisti (XIP) + OCRAM/ ulkoinen RAM (kirjoitettaville dataosioille)

alt_load()-funktio

Nios V -prosessorisovellus kopioitu yleiskäyttöisestä QSPI-flash-muistista RAM-muistiin käynnistyskopioijan avulla

OCRAM/Ulkoinen RAM-muisti

Käynnistyslataaja GSFI:n kautta

Nios V -prosessorisovelluksen suoritus paikan päällä konfiguraatiosta QSPI flash

Kokoonpano QSPI-flash-muisti (XIP) + OCRAM/ ulkoinen RAM (kirjoitettaville dataosioille)

alt_load()-funktio

Nios V -prosessorin sovellus kopioitu QSPI-flash-muistista RAM-muistiin käynnistyskopioijan avulla

OCRAM/ Ulkoisen RAM-käynnistysohjelman lataus GSFI:n kautta, jatkuu…

(2) Katso laiteluettelo julkaisusta AN 980: Nios V -prosessorin Quartus Prime -ohjelmistotuki.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 49

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

Tuetut käynnistysmuistit
Sirulla oleva muisti (OCRAM) Tiukasti kytketty muisti (TCM)

Laite
SDM-pohjaiset laitteet (Mailbox Client Intel FPGA IP:llä). (2)
Kaikki tuetut Altera FPGA -laitteet (2)
Kaikki tuetut Altera FPGA -laitteet(2)

Nios V -prosessorin käynnistysmenetelmät
Nios V -prosessorin sovellus kopioitu QSPI-flash-muistista RAM-muistiin käynnistyskopioijan avulla
Nios V -prosessorin sovellus suoritetaan OCRAM-muistista paikan päällä
Nios V -prosessorin sovellus suoritetaan paikallaan TCM:stä

Sovelluksen suorituksenaikainen sijainti

Käynnistyskopiokone

OCRAM/ ulkoinen RAM-käynnistyslataaja SDM:n kautta

OCRAM

alt_load()-funktio

Ohje-TCM (XIP) Ei mitään + Data-TCM (kirjoitettaville dataosille)

Kuva 28. Nios V -prosessorin käynnistysprosessi

Nollaa

Suoritin hyppää nollausvektoriin (käynnistyskoodin alku)

Sovelluskoodi voidaan kopioida toiseen muistipaikkaan (käynnistysasetuksista riippuen)
Käynnistyskoodi alustaa prosessorin

Käynnistysasetuksista riippuen käynnistyskoodi saattaa kopioida datan/koodin alkuarvot toiseen muistipaikkaan (alt_load).
Käynnistyskoodi alustaa sovelluskoodin ja datamuistin tilan
Käynnistyskoodi alustaa kaikki järjestelmän oheislaitteet HAL-ajureilla (alt_main)
Pääsivulle pääsy
Aiheeseen liittyvää tietoa · Yleinen sarjaportin flash-liitäntä Altera FPGA IP -käyttöopas
Nios® V -sulautettujen prosessorien suunnittelun käsikirja 50

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16
· Postilaatikkoasiakasohjelma Altera FPGA IP -käyttöopas · AN 980: Nios V -prosessori Quartus Prime -ohjelmistotuki
4.4. Johdatus Nios V -prosessorin käynnistysmenetelmiin
Nios V -suoritinjärjestelmissä ohjelmistokuvat on konfiguroitava järjestelmämuistiin, ennen kuin suoritin voi aloittaa sovellusohjelman suorittamisen. Katso oletuslinkitinosiot kohdasta Linkitinosiot.
BSP-editori luo linkitysskriptin, joka suorittaa seuraavat toiminnot: · Varmistaa, että prosessoriohjelmisto linkitetään linkitysasetusten mukaisesti
BSP-editorin ja määrittää ohjelmiston sijainnin muistissa. · Sijoittaa prosessorin koodialueen muistikomponentissa sen mukaisesti
osoitetut muistikomponentit.
Seuraavassa osiossa kuvataan lyhyesti käytettävissä olevat Nios V -prosessorin käynnistystavat.
4.4.1. Nios V -prosessorin sovelluksen suoritus paikan päällä käynnistysmuistista
Altera suunnitteli flash-muistin ohjaimet siten, että käynnistysflash-muistin osoiteavaruus on välittömästi Nios V -prosessorin käytettävissä järjestelmän nollauksen jälkeen ilman, että muistiohjainta tai muistilaitteita tarvitsee alustaa. Tämä mahdollistaa Nios V -prosessorin suorittaa käynnistyslaitteille tallennettua sovelluskoodia suoraan ilman käynnistyskopioijaa koodin kopioimiseksi toiseen muistityyppiin. Flash-muistin ohjaimet ovat: · Sirulla oleva flash-muisti, jossa on sirulla olevan flash-muistin IP-osoite (vain MAX® 10 -laitteessa) · Yleiskäyttöinen QSPI-flash-muisti, jossa on yleinen sarjaportin flash-liitännän IP-osoite · QSPI-flash-muistin konfigurointi, jossa on yleinen sarjaportin flash-muistin IP-osoite (paitsi MAX 10
laitteet)
Kun Nios V -suoritinsovellus suoritetaan käynnistysflash-muistista, BSP-editori suorittaa seuraavat toiminnot: · Asettaa .text-linkitysosiot käynnistysflash-muistin alueelle. · Asettaa .bss-, .rodata-, .rwdata-, .stack- ja .heap-linkitysosiot RAM-muistin alueelle.
muistialue. Sinun on otettava alt_load()-funktio käyttöön BSP-asetuksissa, jotta dataosiot (.rodata, .rwdata,, .exceptions) kopioidaan RAM-muistiin järjestelmän nollauksen yhteydessä. Koodiosa (.text) jää käynnistysflash-muistialueelle.
Aiheeseen liittyvää tietoa · Yleinen sarjaportin flash-liitäntä Altera FPGA IP -käyttöopas · Altera MAX 10 -käyttäjän flash-muistin käyttöopas
4.4.1.1. alt_load()
Voit ottaa alt_load()-funktion käyttöön HAL-koodissa BSP-editorin avulla.
Kun alt_load()-funktiota käytetään suorituspaikalla käynnistyksen yhteydessä, se suorittaa seuraavat tehtävät:

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 51

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

· Toimii mini-käynnistyskopiokoneena, joka kopioi muistiosiot RAM-muistiin BSP-asetusten perusteella.
· Kopioi dataosiot (.rodata, .rwdata, .exceptions) RAM-muistiin, mutta ei koodiosia (.text). Koodiosa (.text) on vain luku -tilassa ja pysyy käynnistysmuistin alueella. Tämä osiointi auttaa minimoimaan RAM-muistin käyttöä, mutta saattaa rajoittaa koodin suorituksen suorituskykyä, koska flash-muistin käyttö on hitaampaa kuin sisäisen RAM-muistin käyttö.

Seuraavassa taulukossa luetellaan BSP-editorin asetukset ja toiminnot:

Taulukko 31. BSP-editorin asetukset
BSP-editorin asetukset hal.linker.enable_alt_load hal.linker.enable_alt_load_copy_rodata hal.linker.enable_alt_load_copy_rwdata hal.linker.enable_alt_load_copy_exceptions

Funktio Ottaa käyttöön alt_load()-funktion. alt_load() kopioi .rodata-osion RAM-muistiin. alt_load() kopioi .rwdata-osion RAM-muistiin. alt_load() kopioi .exceptions-osion RAM-muistiin.

4.4.2. Nios V -prosessorin sovellus kopioitu käynnistysmuistista RAM-muistiin käynnistyskopioijalla
Nios V -suoritin ja HAL sisältävät käynnistyskopioijan, joka tarjoaa riittävän toiminnallisuuden useimmille Nios V -suoritinsovelluksille ja on kätevä toteuttaa Nios V -ohjelmistokehitystyönkulun avulla.
Kun sovellus käyttää käynnistyskopioijaa, se asettaa kaikki linkitysosiot (.text, .heap, .rwdata, .rodata, .bss, .stack) sisäiseen tai ulkoiseen RAM-muistiin. Käynnistyskopioijan käyttäminen Nios V -suoritinsovelluksen kopioimiseen käynnistysmuistista sisäiseen tai ulkoiseen RAM-muistiin suoritusta varten auttaa parantamaan suorituksen suorituskykyä.
Tässä käynnistysasetuksessa Nios V -suoritin aloittaa käynnistyskopiointiohjelmiston suorittamisen järjestelmän nollauksen yhteydessä. Ohjelmisto kopioi sovelluksen käynnistysmuistista sisäiseen tai ulkoiseen RAM-muistiin. Kun prosessi on valmis, Nios V -suoritin siirtää ohjelman ohjauksen sovellukselle.

Huomautus:

Jos käynnistyskopiointiohjelma on flash-muistissa, alt_load()-funktiota ei tarvitse kutsua, koska molemmilla on sama tarkoitus.

4.4.2.1. Nios V -prosessorin käynnistyslataaja yleisen sarjaportin flash-liitännän kautta
Bootloader via GSFI on Nios V -prosessorin käynnistyskopioija, joka tukee QSPI-flash-muistia ohjauslohkopohjaisissa laitteissa. Bootloader via GSFI sisältää seuraavat ominaisuudet:
· Paikantaa ohjelmistosovelluksen pysyväismuistista.
· Purkaa ohjelmistosovelluksen näköistiedoston ja kopioi sen RAM-muistiin.
· Vaihtaa automaattisesti prosessorin suorituksen sovelluskoodiksi RAM-muistissa kopioinnin valmistuttua.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 52

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

Käynnistyskuva sijaitsee heti käynnistyskopioijan jälkeen. Sinun on varmistettava, että Nios V -suorittimen nollausoffset osoittaa käynnistyskopioijan alkuun. Kuva: Muistikartta QSPI Flashille käynnistyslataimella GSFI:n kautta -muistikartta QSPI Flashille käynnistyslataimella GSFI:n kautta näyttää QSPI Flashin flash-muistikartan käynnistyskopioijaa käytettäessä. Tämä muistikartta olettaa, että flash-muisti tallentaa FPGA-kuvan ja sovellusohjelmiston.

Taulukko 32. Käynnistyslataaja GSFI:n kautta Nios V -suorittimen ytimelle

Nios V -prosessorin ydin
Nios V/m -prosessori

Käynnistyslataaja GSFI:n kautta File Sijainti
/niosv/components/bootloader/ niosv_m_bootloader.srec

Nios V/g -prosessori

/niosv/components/bootloader/ niosv_g_bootloader.srec

Kuva 29. QSPI Flash -muistin muistikartta käynnistyslataimella GSFI:n kautta

Asiakastiedot (*.hex)

Sovelluskoodi

Huomautus:

Palauta vektorin siirtymä

Käynnistyskopiokone

0x01E00000

FPGA-kuva (*.sof)

0x00000000

1. Muistikartan alussa on FPGA-kuva, jota seuraa datasi, joka koostuu käynnistyskopiointiohjelmasta ja sovelluskoodista.
2. Sinun on asetettava Nios V -prosessorin nollausoffset Platform Designerissa ja osoitettava se käynnistyskopioijan alkuun.
3. FPGA-kuvan koko on tuntematon. Tarkan koon saat selville vasta Quartus Prime -projektin kääntämisen jälkeen. Sinun on määritettävä Altera FPGA -kuvan koolle yläraja. EsimerkiksiampJos FPGA-kuvan koon arvioidaan olevan pienempi kuin 0x01E00000, aseta Reset Offset -arvoksi 0x01E00000 Platform Designerissa, mikä on myös käynnistyskopioijan alku.
4. Hyvään suunnittelukäytäntöön kuuluu nollausvektorin offsetin asettaminen flash-sektorin rajalle sen varmistamiseksi, ettei FPGA-kuvan osittaista poistamista tapahdu, jos ohjelmistoa päivitetään.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 53

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

4.4.2.2. Nios V -prosessorin käynnistyslataaja Secure Device Managerin kautta
Secure Device Managerin (SDM) kautta toimiva käynnistyslataaja on HAL-sovelluskoodi, joka käyttää Mailbox Client Altera FPGA IP HAL -ajuria prosessorin käynnistämiseen. Altera suosittelee tätä käynnistyslataajasovellusta, kun SDM-pohjaisissa laitteissa käytetään konfiguraatio-QSPI-flash-muistia Nios V -prosessorin käynnistämiseen.
Järjestelmän nollauksen jälkeen Nios V -prosessori käynnistää ensin käynnistyslataimen SDM:n kautta pienestä sirulla olevasta muistista ja suorittaa käynnistyslataimen SDM:n kautta kommunikoidakseen konfigurointi-QSPI-flash-muistin kanssa Mailbox Client IP -osoitteen avulla.
SDM:n kautta käynnistyslataaja suorittaa seuraavat tehtävät: · Paikantaa Nios V -ohjelmiston konfigurointi-QSPI-flash-muistista. · Kopioi Nios V -ohjelmiston sirun RAM-muistiin tai ulkoiseen RAM-muistiin. · Vaihtaa prosessorin suorituksen Nios V -ohjelmistolle sirun RAM-muistissa tai
ulkoista RAM-muistia.
Kun prosessi on valmis, käynnistyslataaja siirtää ohjelman hallinnan SDM:n kautta käyttäjäsovellukselle. Altera suosittelee muistin organisointia, kuten kohdassa Muistin organisointi käynnistyslataajaa varten SDM:n kautta on kuvattu.
Kuva 30. Käynnistyslataimen prosessi SDM:n kautta

Kokoonpano

Salama

Nios V -ohjelmisto

SDM

SDM-pohjainen FPGA-laite

Postilaatikon asiakkaan IP-osoite

FPGA-logiikka Nios V

4 ulkoista RAM-muistia
Nios V -ohjelmisto

Sirulla 4

EMIF

RAM

On-chip-muisti

Nios V

Ohjelmisto

Käynnistyslataaja SDM:n kautta

1. Nios V -prosessori ajaa käynnistyslatainta SDM:n kautta sirun omasta muistista.
2. Käynnistysohjelma kommunikoi SDM:n kautta konfigurointimuistin kanssa ja paikantaa Nios V -ohjelmiston.
3. Käynnistyslataaja kopioi Nios V -ohjelmiston SDM:n kautta konfigurointimuistista sirun RAM-muistiin / ulkoiseen RAM-muistiin.
4. Käynnistyslataaja SDM:n kautta vaihtaa Nios V -prosessorin suorituksen sirun RAM-muistissa / ulkoisessa RAM-muistissa olevaan Nios V -ohjelmistoon.

4.4.3. Nios V -prosessorin sovelluksen suoritus paikan päällä OCRAM-muistista
Tässä menetelmässä Nios V -prosessorin nollausosoite asetetaan sirulla olevan muistin (OCRAM) perusosoitteeksi. Sovellusbinääri (.hex) file ladataan OCRAM-muistiin FPGA:n konfiguroinnin jälkeen, kun laitteistosuunnittelu on käännetty Quartus Prime -ohjelmistoon. Kun Nios V -prosessori nollautuu, sovellus alkaa suoriutua ja haarautuu aloituspisteeseen.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 54

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

Huomautus:

· OCRAM-muistista suoritettava suoritus paikan päällä ei vaadi käynnistyskopioijaa, koska Nios V -suoritinsovellus on jo asennettu järjestelmän nollauksen yhteydessä.
· Altera suosittelee alt_load():n käyttöönottoa tälle käynnistysmenetelmälle, jotta sulautettu ohjelmisto toimii samalla tavalla nollauksen jälkeen ilman FPGA-laitteen kuvan uudelleenkonfigurointia.
· Sinun on otettava alt_load()-funktio käyttöön BSP-asetuksissa, jotta .rwdata-osio kopioituu järjestelmän uudelleenkäynnistyksen yhteydessä. Tässä menetelmässä alustettujen muuttujien alkuarvot tallennetaan erilleen vastaavista muuttujista, jotta vältytään päällekirjoittamiselta ohjelman suorituksen aikana.

4.4.4. Nios V -prosessorin sovelluksen suoritus paikan päällä TCM:stä
Suoritus paikan päällä -metodi asettaa Nios V -prosessorin nollausosoitteeksi tiiviisti kytketyn muistin (TCM) perusosoitteen. Sovellusbinääri (.hex) file ladataan TCM:ään, kun konfiguroit FPGA:n sen jälkeen, kun olet kääntänyt laitteistosuunnittelun Quartus Prime -ohjelmistossa. Kun Nios V -prosessori nollautuu, sovellus alkaa suoriutua ja haarautuu aloituspisteeseen.

Huomautus:

TCM:n Execute-In-Place-komento ei vaadi käynnistyskopioijaa, koska Nios V -suoritinsovellus on jo asennettu järjestelmän nollauksen yhteydessä.

4.5. Nios V -prosessorin käynnistys On-Chip Flash -muistista (UFM)

Nios V -prosessorin käynnistys ja ohjelmiston suorittaminen sirulle integroidulta flash-muistilta (UFM) on käytettävissä MAX 10 FPGA -laitteissa. Nios V -prosessori tukee seuraavia kahta käynnistysvaihtoehtoa sirulle integroidun flash-muistin avulla sisäisessä kokoonpanotilassa:
· Nios V -prosessorisovellus suoritetaan paikallisesti On-Chip Flash -muistista.
· Nios V -prosessorin sovellus kopioidaan On-Chip Flash -muistista RAM-muistiin käynnistyskopioijan avulla.

Taulukko 33. Tuetut flash-muistit ja niiden käynnistysasetukset

Tuetut käynnistysmuistit

Nios V:n käynnistysmenetelmät

Sovelluksen suorituksenaikainen sijainti

Käynnistyskopiokone

Vain MAX 10 laitetta (OnChip Flash IP:llä)

Nios V -prosessorin sovellus suoritetaan paikan päällä On-Chip Flash -muistista
Nios V -prosessorin sovellus kopioitu On-Chip Flash -muistista RAM-muistiin käynnistyskopioijalla

Sirulla oleva flash-muisti (XIP) + OCRAM/ ulkoinen RAM (kirjoitettaville dataosioille)

alt_load()-funktio

OCRAM / ulkoinen RAM

Käynnistyslataimen uudelleenkäyttö GSFI:n kautta

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 55

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

Kuva 31.

Suunnittelu, konfigurointi ja käynnistysprosessi
Suunnittelu · Luo Nios V -prosessoriin perustuva projektisi Platform Designerilla. · Varmista, että järjestelmäsuunnittelussa on ulkoista RAM-muistia tai sirulla olevaa RAM-muistia.

FPGA-konfigurointi ja kääntäminen
· Aseta sama sisäinen konfigurointitila On-chip Flash IP:ssä Platform Designerissa ja Quartus Prime -ohjelmistoissa. · Aseta Nios V -prosessorin nollausagentiksi On-chip Flash. · Valitse haluamasi UFM-alustusmenetelmä. · Luo suunnittelusi Platform Designerissa. · Käännä projektisi Quartus Prime -ohjelmistossa.

Käyttäjäsovelluksen BSP-projekti · Luo Nios V -prosessorin HAL BSP .sopcinfo-tiedoston perusteella file Platform Designerin luoma. · Muokkaa Nios V -prosessorin BSP-asetuksia ja linkitysskriptiä BSP Editorissa. · Luo BSP-projekti.
Käyttäjäsovelluksen sovellusprojekti · Kehitä Nios V -prosessorin sovelluskoodia. · Käännä Nios V -prosessorisovellus ja luo Nios V -prosessorisovellus (.hex) file. · Käännä projektisi uudelleen Quartus Prime -ohjelmistolla, jos olet valinnut Initialize memory content -vaihtoehdon Intel FPGA On-Chip Flash IP:ssä.

Ohjelmointi Files-muunnos, lataa ja suorita · Luo sirulle asennettu Flash .pof -tiedosto file Convert-ohjelmoinnin käyttäminen Fileominaisuus Quartus Prime -ohjelmistossa.
· Ohjelmoi .pof-tiedosto file MAX 10 -laitteeseesi. · Käynnistä laitteisto uudelleen.
4.5.1. MAX 10 FPGA:n sirulle integroidun flash-muistin kuvaus
MAX 10 FPGA -laitteiden sirulla oleva flash-muisti on jaettu kahteen osaan: · Konfiguraatiomuisti (CFM) — tallentaa laitteiston konfigurointitiedot
MAX 10 FPGA:ta. · Käyttäjän flash-muisti (UFM) — tallentaa käyttäjän tiedot tai ohjelmistosovellukset.
MAX 10 -laitteen UFM-arkkitehtuuri on yhdistelmä pehmeitä ja kovia IP-osoitteita. UFM:ään pääsee käsiksi vain Quartus Prime -ohjelmiston On-Chip Flash IP Coren avulla.
Sirulla oleva Flash IP -ydin tukee seuraavia ominaisuuksia: · Luku- tai kirjoitusoikeudet UFM- ja CFM-sektoreihin (jos käytössä Platform Designerissa)
käyttäen Avalon MM:n data- ja ohjausslave-liitäntää. · Tukee sivun poistoa, sektorin poistoa ja sektorikirjoitusta. · Simulointimalli UFM-luku-/kirjoituskäyttöä varten käyttäen erilaisia EDA-simulointityökaluja.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 56

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

Taulukko 34. MAX 10 FPGA -laitteiden sirulle sisäänrakennetut Flash-alueet

Salama-alueet

Toiminnallisuus

Konfiguraatiomuisti (sektorit CFM0-2)

FPGA-kokoonpano file varastointi

Käyttäjän flash-muisti (sektorit UFM0-1)

Nios V -prosessorin sovellus- ja käyttäjätiedot

MAX 10 FPGA -laitteet tukevat useita konfigurointitiloja, ja jotkut näistä tiloista mahdollistavat CFM1:n ja CFM2:n käytön ylimääräisenä UFM-alueena. Seuraava taulukko näyttää FPGA-konfiguraatiokuvien tallennussijainnin MAX 10 FPGA:n konfigurointitilojen perusteella.

Taulukko 35. FPGA-konfiguraatiokuvien tallennussijainti

Määritystila Kaksi pakattua kuvaa

CFM2-pakattu kuva 2

CFM1

CFM0-pakattu kuva 1

Yksi pakkaamaton kuva

Virtuaalinen UFM

Pakkaamaton kuva

Yksittäinen pakkaamaton kuva muistin alustuksella

Pakkaamaton kuva (esialustatulla sirun sisäisellä muistisisällöllä)

Yksittäinen pakattu kuva muistin alustuksella Pakattu kuva (esialustetulla sirun muistisisällöllä)

Yksittäinen pakattu kuva

Virtuaalinen UFM

Pakattu kuva

Sinun on käytettävä sirulle integroitua Flash IP -ydintä päästäksesi käsiksi flash-muistiin MAX 10 FPGA -piireissä. Voit luoda ja yhdistää sirulle integroidun Flash IP:n Quartus Prime -ohjelmistoon. Nios V -pehmeäydinsuoritin käyttää Platform Designer -liitäntöjä kommunikoidakseen sirulle integroidun Flash IP:n kanssa.
Kuva 32. Yhteys sirulla olevan Flash IP:n ja Nios V -prosessorin välillä

Huomautus:

Varmista, että sirulla oleva Flash csr -portti on kytketty Nios V -prosessorin data_manager-yksikköön, jotta prosessori voi ohjata kirjoitus- ja poistotoimintoja.
Sirulle integroitu Flash IP -ydin voi tarjota pääsyn viiteen flash-sektoriin – UFM0, UFM1, CFM0, CFM1 ja CFM2.
Tärkeää tietoa UFM- ja CFM-sektoreista: · CFM-sektorit on tarkoitettu konfiguraatiotietojen (bittivirta) (*.pof) tallennukseen.
· Käyttäjätietoja voidaan tallentaa UFM-sektoreihin, ja ne voidaan piilottaa, jos Platform Designer -työkalussa on valittu oikeat asetukset.
· Tietyissä laitteissa ei ole UFM1-sektoria. Voit katsoa taulukosta UFM- ja CFM-sektorien koko käytettävissä olevat sektorit kussakin yksittäisessä MAX 10 FPGA -laitteessa.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 57

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

· Voit määrittää CFM2:n virtuaaliseksi UFM:ksi valitsemalla Yhden pakkaamattoman kuvan määritystilan.
· Voit määrittää CFM2:n ja CFM1:n virtuaaliseksi UFM:ksi valitsemalla Yhden pakkaamattoman kuvan määritystilan.
· Kunkin sektorin koko vaihtelee valittujen MAX 10 FPGA -laitteiden mukaan.

Taulukko 36.

UFM- ja CFM-sektorin koko
Tässä taulukossa luetellaan UFM- ja CFM-ryhmien mitat.

Laite

Sivuja sektoria kohden

UFM1 UFM0 CFM2 CFM1 CFM0

Sivun koko (kbittiä)

Suurin käyttäjä
Flash-muistin koko (kbittiä) (3)

Kokoonpanomuistin kokonaiskoko (kbittiä)

10M02 3

34 16

544

10M04 0

41 29 70 16

1248

2240

10M08 8

41 29 70 16

1376

2240

10M16 4

38 28 66 32

2368

4224

10M25 4

52 40 92 32

3200

5888

10M40 4

48 36 84 64

5888

10752

10M50 4

48 36 84 64

5888

10752

OCRAM-muistin koko (kbittiä)
108 189 378 549 675 1260 1638

Aiheeseen liittyvää tietoa · MAX 10 FPGA -konfiguroinnin käyttöopas · Altera MAX 10 -käyttäjän flash-muistin käyttöopas

4.5.2. Nios V -prosessorin sovelluksen suoritus paikan päällä UFM:stä

UFM:n Execute-In-Place-ratkaisu sopii Nios V -prosessorisovelluksille, jotka vaativat rajoitetusti muistin käyttöä sirulla. alt_load()-funktio toimii mini-käynnistyskopiokoneena, joka kopioi dataosiot (.rodata, .rwdata tai .exceptions) käynnistysmuistista RAM-muistiin BSP-asetusten perusteella. Koodiosa (.text),
joka on vain luku -tilassa oleva osa, pysyy MAX 10 -sirun sisäisen flash-muistin alueella. Tämä kokoonpano minimoi RAM-muistin käytön, mutta saattaa rajoittaa koodin suorituksen suorituskykyä, koska flash-muistin käyttö on hitaampaa kuin sirun sisäisen RAM-muistin.

Nios V -prosessorin sovellus on ohjelmoitu UFM-sektoriin. Nios V -prosessorin nollausvektori osoittaa UFM:n perusosoitteeseen koodin suorittamiseksi UFM:stä järjestelmän nollauksen jälkeen.

Jos käytät lähdekooditason debuggeria sovelluksesi debuggailuun, sinun on käytettävä laitteistopohjaista keskeytyspistettä. Tämä johtuu siitä, että UFM ei tue satunnaista muistin käyttöä, joka on välttämätön pehmeän keskeytyspisteen debuggailuun.

Huomautus:

Et voi tyhjentää tai kirjoittaa UFM:ää suoritettaessa MAX 10:ssä paikallaan suorittamista. Vaihda käynnistyskopiointimenetelmään, jos sinun on tyhjennettävä tai kirjoitettava UFM.

(3) Suurin mahdollinen arvo, joka riippuu valitsemastasi määritystilasta.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 58

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

Kuva 33. Nios V -prosessorin sovellus XIP UFM:ltä

Enintään 10 laitetta

.POF-tiedosto
Nios V -laitteisto .SOF
Nios V -ohjelmisto .HEX

Quartus-ohjelmoija

Sirulla oleva salama

CFM

Nios V -laitteisto

UFM

Nios V -ohjelmisto

Sisäinen kokoonpano

Sirulla oleva Flash IP

FPGA-logiikka
Nios V -prosessori

Sirulla oleva RAM

Ulkoinen

RAM

EMIF

4.5.2.1. Laitteiston suunnittelun kulku
Seuraavassa osiossa kuvataan vaiheittainen menetelmä Nios V -prosessorisovelluksen käynnistettävän järjestelmän rakentamiseksi On-Chip Flash -muistista. Esim.ampAlla oleva kuva on rakennettu MAX 10 -laitteella.
IP-komponentin asetukset
1. Luo Nios V -prosessoriprojektisi Quartus Primen ja Platform Designerin avulla. 2. Varmista, että Platform-tietokoneeseesi on lisätty ulkoista RAM-muistia tai On-Chip Memory (OCRAM) -muistia.
Suunnittelijajärjestelmä.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 59

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16
Kuva 34. EsimampLe IP-yhteydet Platform Designerissa Nios V:n käynnistämiseksi OnChip Flashista (UFM)

3. Aseta On-Chip Flash IP -parametrieditorissa konfigurointitilaksi jokin seuraavista suunnittelumieltymyksiesi mukaan: · Yksi pakkaamaton kuva · Yksi pakattu kuva · Yksi pakkaamaton kuva muistin alustuksella · Yksi pakattu kuva muistin alustuksella
Lisätietoja kaksoispakatuista kuvista on MAX 10 FPGA -konfiguraation käyttöoppaassa – Etäjärjestelmän päivitys.

Huomautus:

Sinun on määritettävä piilotettu käyttöoikeus jokaiselle CFM-alueelle sirun sisäisessä flash-IP-osoitteessa.

Kuva 35. Konfiguraatiotilan valinta sirulle integroidussa flash-muistin parametrieditorissa

Sirulle integroidut Flash-IP-asetukset – UFM-alustus Voit valita jonkin seuraavista menetelmistä mieltymystesi mukaan:

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 60

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

Huomautus:

Seuraavien alalukujen (ohjelmistosuunnittelun kulku ja ohjelmointi) vaiheet riippuvat tässä tekemästäsi valinnasta.

· Menetelmä 1: Alusta UFM-tiedot SOF:ssa käännöksen aikana
Quartus Prime sisällyttää UFM-alustustiedot SOF-tiedostoon käännöksen aikana. SOF-tiedoston uudelleenkääntäminen on tarpeen, jos UFM-tiedoissa tapahtuu muutoksia.
1. Valitse vaihtoehdot Alusta flash-sisältö ja Ota käyttöön muu kuin oletusalustus. file.

Kuva 36. Flash-muistin sisällön alustaminen ja ei-oletusalustuksen käyttöönotto File

2. Määritä luodun .hex-tiedoston polku file (elf2hex-komennosta) käyttäjän luomassa heksadesimaali- tai mif-muodossa file.
Kuva 37. .hex-tiedoston lisääminen File Polku

· Menetelmä 2: Yhdistä UFM-data käännetyn SOF:n kanssa POF:n luomisen aikana
UFM-data yhdistetään käännettyyn SOF:iin ohjelmointia muunnettaessa files. Sinun ei tarvitse kääntää SOF:ia uudelleen, vaikka UFM-tiedot muuttuisivat. Kehityksen aikana sinun ei tarvitse kääntää SOF:ia uudelleen. files sovelluksen muutoksille. Alterare suosittelee tätä menetelmää sovelluskehittäjille.
1. Poista valinta kohdasta Alusta flash-sisältö.
Kuva 38. Flash-sisällön alustaminen muulla kuin oletusarvoisella alustuksella File

Nios V -prosessorin agenttiasetusten palauttaminen Execute-In-Place-menetelmällä
1. Aseta Nios V -prosessorin parametrieditorissa Reset Agent -asetukseksi On-Chip Flash.
Kuva 39. Nios V -prosessorin parametrieditorin asetukset, kun nollausagentin arvoksi on asetettu On-Chip Flash.

2. Napsauta Luo HDL -painiketta, kun Luonti-valintaikkuna tulee näkyviin. 3. Määritä tuloste file sukupolviasetukset ja napsauta Luo.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 61

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16
Quartus Prime -ohjelmiston asetukset 1. Napsauta Quartus Prime -ohjelmistossa Määritykset Laite Laite ja Kiinnitä
Asetukset-konfiguraatio. Aseta konfiguraatiotila On-Chip Flash IP -asetuksen mukaisesti. Kuva 40. Konfiguraatiotilan valinta Quartus Prime -ohjelmistossa

2. Poistu Laite- ja PIN-asetukset -ikkunasta napsauttamalla OK.
3. Poistu Laite-ikkunasta napsauttamalla OK.
4. Napsauta Processing Start Compilation (Käsittely ja aloita kääntäminen) kääntääksesi projektisi ja luodaksesi .sof-tiedoston. file.

Huomautus:

Jos Quartus Prime -ohjelmiston ja Platform Designer -parametrieditorin määritystila-asetus on erilainen, Quartus Prime -projekti epäonnistuu ja näyttää seuraavan virheilmoituksen.

Kuva 41.

Virheilmoitus eri konfigurointitilan asetuksista (14740): Atomin “q_sys:q_sys_inst| altera_onchip_flash:onchip_flash_1|altera_onchip_flash_block: altera_onchip_flash_block|ufm_block” konfigurointitila ei vastaa projektin asetuksia. Päivitä ja luo Qsys-järjestelmä uudelleen vastaamaan projektin asetuksia.

Aiheeseen liittyvää tietoa MAX 10 FPGA -konfiguraatio-käyttöopas

4.5.2.2. Ohjelmistosuunnittelun työnkulku
Tässä osiossa esitetään suunnittelukulku Nios V -prosessorin ohjelmistoprojektin luomiseksi ja rakentamiseksi. Virtaviivaisen rakennuskulun varmistamiseksi sinua kehotetaan luomaan samanlainen hakemistopuu suunnitteluprojektiisi. Seuraava ohjelmistosuunnittelukulku perustuu tähän hakemistopuuhun.
Luo ohjelmistoprojektin hakemistopuu seuraavasti: 1. Luo suunnitteluprojektikansioosi kansio nimeltä ohjelmisto. 2. Luo ohjelmistokansioon kaksi kansiota nimeltä hal_app ja hal_bsp.
Kuva 42. Ohjelmistoprojektien hakemistopuu

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 62

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16
Sovelluksen BSP-projektin luominen
Käynnistä BSP-editori seuraavasti: 1. Kirjoita Nios V -komentotulkki. 2. Käynnistä BSP-editori komennolla niosv-bsp-editor. 3. Napsauta BSP-editorissa File Uusi BSP BSP-projektisi aloittamiseksi. 4. Määritä seuraavat asetukset:
· SOPC-tiedot File nimi: Anna SOPCINFO file (.sopcinfo). · CPU:n nimi: Valitse Nios V -suoritin. · Käyttöjärjestelmä: Valitse Nios V -suorittimen käyttöjärjestelmä. · Versio: Jätä oletusarvoksi. · BSP-kohdehakemisto: Valitse BSP-projektin hakemistopolku. Voit
aseta se valmiiksi /software/hal_bsp ottamalla käyttöön Käytä oletussijainteja · BSP-asetukset File nimi: Kirjoita BSP-asetusten nimi File. · Lisä-Tcl-skriptit: Voit ottaa käyttöön BSP Tcl -skriptin ottamalla käyttöön asetuksen Ota käyttöön lisä-Tcl-skripti. 5. Napsauta OK.
Kuva 43. Uuden BSP:n konfigurointi

BSP-editorin määrittäminen ja BSP-projektin luominen
Voit määrittää prosessorin poikkeusvektorin joko On-Chip Memory (OCRAM) -muistissa tai On-Chip Flash -muistissa suunnittelumieltymyksiesi mukaan. Poikkeusvektorin asettaminen OCRAM/Ulkoinen RAM -muisti -tilaan on suositeltavaa, jotta keskeytysten käsittely nopeutuu. 1. Siirry kohtaan Pääasetukset Lisäasetukset hal.linker. 2. Jos valitset poikkeusvektoriksi On-Chip Flash -muistin,
a. Ota käyttöön seuraavat asetukset:

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 63

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16
· allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata Kuva 44. Advanced.hal.linker-asetukset

b. Napsauta BSP-editorin Linker Script -välilehteä. c. Aseta Linker Section Name -kohdan .exceptions- ja .text-alueiden arvoksi
Sirulla oleva flash-muisti. d. Aseta muut Linker Section Name -luettelon alueet sirulla olevaan Flash-muistiin.
Muisti (OCRAM) tai ulkoinen RAM-muisti.
Kuva 45. Linkerialueen asetukset (poikkeusvektorimuisti: sirulla oleva flash-muisti)

3. Jos valitset poikkeusvektoriksi OCRAM/Ulkoinen RAM, a. Ota käyttöön seuraavat asetukset: · allow_code_at_reset · enable_alt_load · enable_alt_load_copy_rodata · enable_alt_load_copy_rwdata · enable_alt_load_copy_exception
Kuva 46. Linkerialueen asetukset (poikkeusvektorimuisti: OCRAM/ulkoinen RAM)

b. Napsauta BSP-editorin Linker Script -välilehteä.
c. Aseta linkitysosan nimen .text-alueiksi On-Chip Flash.
d. Aseta Linker Section Name -luettelon muut alueet sirumuistiksi (OCRAM) tai ulkoiseksi RAM-muistiksi.

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 64

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16
Kuva 47. Linkitysalueen asetukset (poikkeusvektorimuisti: OCRAM)
4. Luo BSP-projekti napsauttamalla Luo. Käyttäjäsovellusprojektin luominen File 1. Siirry software/hal_app-kansioon ja luo sovelluksen lähdekoodi.
koodia. 2. Käynnistä Nios V -komentotulkki. 3. Suorita alla oleva komento luodaksesi CMakeLists.txt-sovelluksen.
niosv-app –app-dir=ohjelmisto/hal_app –bsp-dir=ohjelmisto/hal_bsp –srcs=ohjelmisto/hal_app/
Käyttäjäsovellusprojektin rakentaminen Voit rakentaa käyttäjäsovellusprojektin Ashling RiscFree IDE for Altera FPGAs -ympäristössä tai komentorivikäyttöliittymän (CLI) kautta. Jos haluat käyttää CLI:tä, voit rakentaa käyttäjäsovelluksen seuraavalla komennolla: cmake -G “Unix Makefiles” -B ohjelmisto/hal_app/build -S ohjelmisto/hal_app make -C ohjelmisto/hal_app/build
Sovellus (.elf) file luodaan software/hal_app/build-kansioon. HEX-koodin luominen File Sinun on luotava .hex-tiedosto file sovelluksestasi .elf file, jotta voit luoda .pof-tiedoston file soveltuu laitteiden ohjelmointiin. 1. Käynnistä Nios V -komentotulkki. 2. Käytä seuraavaa Nios V -prosessorin sovelluksen käynnistämiseen On-Chip Flash -muistista
komentoriviltä muuntaaksesi ELF-koodin HEX-muotoon sovellustasi varten. Tämä komento luo käyttäjäsovelluksen (onchip_flash.hex) file.elf2hex-ohjelmisto/hal_app/build/ .elf -o onchip_flash.hex
-b -w 8 -e 3. Käännä laitteistosuunnitelma uudelleen, jos olet valinnut On-Chip Flash IP:ssä (tapa 1) Initialize memory content -vaihtoehdon. Tämä sisältää ohjelmistotiedot (.HEX) SOF-tiedostossa. file.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 65

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16
4.5.2.3. Ohjelmointi 1. Napsauta Quartus Primessa File Muunna ohjelmointi Files. 2. Kohdassa Lähtöohjelmointi file, valitse Ohjelmoijaobjekti File (.pof) ohjelmointimuodossa file tyyppi. 3. Aseta Tila-asetukseksi Sisäinen kokoonpano.
Kuva 48. Muunna ohjelmointi File Asetukset
4. Napsauta Asetukset/Käynnistystiedot…, jolloin MAX 10 -laiteasetukset -ikkuna tulee näkyviin. 5. Suorita On-chip Flash IP -kohdan Initialize flash content -asetusten mukaisesti seuraavat toimenpiteet:
jokin seuraavista vaiheista: · Jos kohta Alusta flash-sisältö on valittuna (tapa 1), UFM:n alustustiedot
sisällytettiin SOF:iin Quartus Prime -käännöksen aikana. — Valitse UFM-lähdevaihtoehdoksi Sivu_0. Napsauta OK ja siirry kohtaan
seuraava. Kuva 49. Sivun_0 asettaminen UFM-lähteelle, jos Flash-sisällön alustaminen on valittuna

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 66

Lähetä palautetta

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16
· Jos kohtaa Alusta flash-muistin sisältö ei ole valittuna (tapa 2), valitse Lataa muisti file UFM-lähdevaihtoehdolle. Selaa luotuun On-chip Flash HEX -tiedostoon file (onchip_flash.hex) tiedostossa File polku: ja napsauta OK. Tässä vaiheessa UFM-tiedot lisätään erikseen SOF-tiedostoon. file ohjelmoinnin aikana file muuntaminen.
Kuva 50. Muistin latausasetuksen määrittäminen File UFM-lähteelle, jos Flash-sisällön alustaminen -valintaruutua ei ole valittu

6. Muunna-ohjelmoinnissa File valintaikkunassa, kohdassa Syöttö files muuntaaksesi osan, napsauta Lisää File... ja osoita luotuun Quartus Prime .sof -tiedostoon file.
Kuva 51. Syöttö Files muuntaa Convert-ohjelmoinnissa Files yksittäiskuvatilalle

7. Luo .pof-tiedosto napsauttamalla Luo. file.8. Ohjelmoi .pof-tiedosto file MAX 10 -laitteeseen. 9. Käynnistä laitteisto uudelleen.

4.5.3. Nios V -prosessorin sovellus kopioitu UFM:stä RAM-muistiin Boot Copier -ohjelmalla

Altera suosittelee tätä ratkaisua MAX 10 FPGA Nios V -prosessorijärjestelmäsuunnitteluun, jossa vaaditaan useita sovellusohjelmistokehityksen iteraatioita ja korkeaa järjestelmän suorituskykyä. Käynnistyskopioija sijaitsee UFM:n sisällä offset-osoitteessa, joka on sama kuin nollausvektori. Nios V -sovellus sijaitsee käynnistyskopioijan vieressä.

Tässä käynnistysasetuksessa Nios V -suoritin aloittaa käynnistyskopioijan suorittamisen järjestelmän nollauksen yhteydessä kopioidakseen sovelluksen UFM-sektorista OCRAM-muistiin tai ulkoiseen RAM-muistiin. Kun kopiointi on valmis, Nios V -suoritin siirtää ohjelman ohjauksen sovellukselle.

Huomautus:

Käytetty käynnistyskopioija on sama kuin GSFI:n kautta käytettävä käynnistyslataaja.

Lähetä palautetta

Nios® V -sulautettujen prosessorien suunnittelun käsikirja 67

4. Nios V -prosessorin konfigurointi- ja käynnistysratkaisut 726952 | 2025.07.16

Kuva 52. Nios V -sovellus kopioitu UFM:stä RAM-muistiin Boot Copier -ohjelmalla

Enintään 10 laitetta

.POF-tiedosto
Nios V -laitteisto .SOF
Nios V -ohjelmisto .HEX
Käynnistyslataaja .SREC

Quartus-ohjelmoija

Ulkoinen RAM
Nios V -ohjelmisto

Sirulla oleva salama

CFM

Nios V Hardwa

Asiakirjat / Resurssit

Nios V -sulautettu prosessori

User Guide · Nios V, Nios V-m, Nios V-g, Nios V-c, Nios V Embedded Processor, Nios V, Embedded Processor, Processor

Viitteet

Käyttöopasmanual.tools

Published: September 6, 2025

Päivitetty: 9. syyskuuta 2025

Altera Nios V -sulautetun prosessorin käyttöopas

Altera Nios V -sulautettu prosessori

Tekniset tiedot

Nios V -prosessorin laitteistojärjestelmän suunnittelu

Nios V -prosessorin ohjelmistojärjestelmän suunnittelu

Nios V -prosessorin konfigurointi- ja käynnistysratkaisut

Asiakirjat / Resurssit

Viitteet

Esitä kysymys

Aiheeseen liittyvät aiheet

Altera Nios V -sulautettu prosessori

Tekniset tiedot

Nios V -prosessorin laitteistojärjestelmän suunnittelu

Nios V -prosessorin ohjelmistojärjestelmän suunnittelu

Nios V -prosessorin konfigurointi- ja käynnistysratkaisut

Asiakirjat / Resurssit

Viitteet

Esitä kysymys

Esitä kysymys Cancel question

Aiheeseen liittyvät aiheet

Viimeisin ALTERA käsikirjat